1 Einleitung zum RISC Prozessor

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1 1 Einleitung zum RISC Prozessor Wesentliche Entwicklungsschritte der Computer-Architekturen [2, 3]: Familienkonzept von IBM mit System/360 (1964) und DEC mit PDP-8 (1965) eingeführt: Gleiche Hardware-Architekturen mit unterschiedlichen Leistungsparametern (Takfrequenz, Busbreite, Speicherbandbreite) Steuereinheit mit Mikroprogrammierung (vorgeschlagen von Wilkes 1951, realisert erstmals mit System/360: Abarbeitung eines Maschinenbefehls in sequentiellen Mikrooperationen vereinfacht die Hardware des Steuerwerks bei zunehmender Befehlskomplexität. Cache-Speicher: Schneller Referenzspeicher erstmals mit Modell 85 der IBM System/360 Reihe 1968 eingeführt. Pipelining: Parallelisierung der Bearbeitungsstufen eines Maschinenbefehls erhöht den Durchsatz der Maschinenbefehle. Mehrprozessorsysteme: Symmetrische Mehrprozessorsysteme (SMP), Nonuniform Memory Access (NUMA) Systeme und Prozessorkopplungen zu Clustern. Reduced Instruction Set Computer (RISC)(1980 Patterson/1981 Hennessy): Befehlssatz, Hardware-Architektur und Verarbeitungssteuerung abgeleitet aus Häufigkeitsverteilungsanalysen für Befehle und Variablen in typischen Programmen. RISC DSP 1-1

2 Argumente für die Entwicklung von Complex Instruction Set Computers (CISC) [2, 5]: Zwei prinzipielle Gründe: Compiler Vereinfachung und gesteigerte Verarbeitungsleistung. Parallel dazu der Trend zu Hochsprachen (high level language - HLL) mit mächtigen Konstrukten und das Bestreben zu Hardware-Architekturen mit besserer Unterstützung der HLLs. Compiler Vereinfachung: Wenn die komplexen Maschinenbefehle den HLL-Konstrukten ähneln wird deren Umsetzung in eine Sequenz von Maschinenbefehlen direkter erfolgen können. Allerdings hat sich gezeigt, dass dieser Abbildungsvorgang mit zunehmender Vielfalt und Länge der Maschinenbefehle komplizierter wurde und die Maßnahmen zur Codeminimierung, zur Reduzierung der auszuführenden Befehle und das Pipelining weniger effizient wurden. Kleinere Maschinenprogramme: Aufgrund der gefallenen Speicherpreise ist der Speicherbedarf keine treibende Kraft mehr. Weniger Maschinenbefehle bedeuten weniger Bytes die aus dem Speicher übertragen werden müssen. Allerdings haben quantitative Analysen nur wenig Einsparung an Programmumfang aufgezeigt (vgl. Tabelle 1-1). CISC-Befehlssätze mit mehr Maschinenbefehlen bedingen längere Operationscodewörter und damit längere Befehle, sodass mehr Bytes gespeichert werden müssen. RISC DSP 1-2

3 Tabelle 1-1: Relativer Programmumfang bezogen auf RISC I [2] Schnellere Maschinenprogramm-Bearbeitung: Ein HLL-Konstrukt, das direkt als Maschinenbefehl abgebildet wird, scheint schneller ausgeführt werden zu können als eine Sequenz von einfachen Einzelbefehlen. Allerdings wird die Steuereinheit aufwendiger und/oder der Mikroprogrammspeicher muss größer werden, sodass daraus keine verkürzte Bearbeitung zu erzielen ist. RISC DSP 1-3

4 1.1 Motivation auf Basis von Codeanalysen Im Rahmen von Untersuchungen zur Auslegung von Cache-Speichern in von Neumann Computer-Architekturen sind insbesondere auch dynamische Messungen an laufenden Programmen durchgeführt worden, um die Häufigkeit von Ereignissen mit Speicherinteraktion zu zählen [2]. Tabelle 1-2: Relative Häufigkeit der Ausführung von Konstrukten in laufenden HHL-Programmen [2]. Die Auswertungen der Häufigkeit in Programmabläufen wurden auf drei Fragen konzentriert: Welche Operationen muss der Prozessor unterstützen? Welche Operanden bestimmen die Speicherorganisation und die Adressierungsarten? Auf welche Abläufe sind das Steuerwerk und das Pipelining auszulegen? RISC DSP 1-4

5 Operationen: Einfache Variablenzuweisungen, die auf Move-Maschinenbefehle zurückgeführt werden, dominieren die Programmaktivitäten. Einen weiteren Häufigkeitsschwerpunkt bilden die bedingten Verzweigungen. Zur Bewertung der tatsächlichen Prozessoraktivitäten wurden die HLL-Programme für die drei Prozessoren VAX, PDP-11 und M68000 compilert, um die Häufigkeiten bei den Maschinenbefehlen und Speicherzugriffen berechnen zu können ( vgl. Tabelle 1-2). Tabelle 1-3: Gewichtete relative Häufigkeiten der HLL- Befehle[2, PATT82a]. RISC DSP 1-5

6 Die Spalten 4 und 5 sind durch Multiplikation der HLL-Konstrukte mit der Anzahl der durch den Compiler erzeugten Maschinenbefehle entstanden. Das Übergewicht der bedingten Verzweigungen in Schleifen und der Funktionsaufrufe gab Hinweise auf die Analyseschwerpunkte in den Befehlssätzen der betrachteten CISC Architekturen. Die Spalten 6 und 7 sind durch Multiplikation der HLL-Konstrukte mit der Anzahl der Speicherzugriffe entstanden. Die Funktionsaufrufe sind damit die Operationen mit dem höchsten Zeitbedarf, da externe Speicher längere Zugriffszyklen als Registerzugriffe. Operanden: Die Mehrzahl der eingesetzten Operanden sind einfache Variablen, von denen 80% lokal zu Funktionen gehören [2, PATT82a]. Die Indizes der Felder und die Pointer für Strukturzugriffe sind ebenso enfache Variable. Tabelle 1-4: Prozentuale Verteilung der verwendeten HLL-Operanden [2, PATT82a]. RISC DSP 1-6

7 Funktionsaufrufe: Die Bedeutung der Funktionsaufrufe ist dadurch gegeben, dass sie sehr zeitaufwendig sind. Bei den weiteren Untersuchungen wurde auf die typische Anzahl der verwendeten Parameter und Variablen sowie auf die Schachtelungstiefe von Funktionsaufrufen geachtet. Nach Ergebnissen von Tanenbaum [2, TANE78] werden bei 98% der Funktionsaufrufe weniger als 6 Parameter übertragen und 92 % der Aufrufe setzten weniger als 6 lokale Variablen ein. Das Aufruf-/Rückkehrverhalten eines Beispielprogramms zeigt Bild 1-1. Jeder Funktionsaufruf ist durch die nach rechts abfallende Linie gekennzeichnet und jede Rückkehr ist durch die nach rechts aufsteigende Linie dargestellt. Ein Intervall mit der Schachteltiefe 5 ist als Fenster markiert. Nur wenn 6 Aufrufe geschachtelt auftreten, verändert sich die Lage des Fensters. Quantitative Auswertungen haben gezeigt, dass sich bei einer Fensterbreite von 8 Aufrufen nur bei 1% aller Aufrufe eine Lageveränderung des Fensters ergibt. Als Schlussfolgerung daraus ist zu entnehmen, dass sich der Operandenverwendung sehr lokal abspielt. RISC DSP 1-7

8 Bild 1-1: Beispiel für das Aufruf-/Rückkehrverhalten eines Programms [2, PATT85]. RISC DSP 1-8

9 Erste Implikationen: Es ist keine sehr effektive Entwurfstrategie Maschinenbefehle dicht an HLL-Konstrukten zu orientieren. HLLs sollten vielmehr dort besser unterstützt werden, wo sie zeitaufwendige Vorgänge generieren. Eine größere Anzahl von Registern unterstützt die lokale Handhabung von Variablen, um Zugriffe auf den externen Speicher zu vermeiden. Der typischerweise hohe Anteil an bedingten Verzeigungen und Funktionsaufrufen macht eine sorgfältige Planung der Pipelineabläufe erforderlich. Ansonsten werden zu viele Maschinenbefehle aus dem Speicher zum Prozessor transferiert, ohne dass sie ausgeführt werden. Die Forderung nach einem vereinfachten/kleineren Maschinenbefehlssatz (reduced instruction set) ist aus den aufgelisteten zusammenhängen noch nicht erkennbar. RISC DSP 1-9

10 Eigenschaften von Reduced Instruction Set Architectures: 1. Ein einfaches Befehlsformat mit einer einzigen Befehlslänge von typisch 32 Bit. Eine geringe Varianz der Formatfelder für Operationscode und Operanden sowie Adressen. Register- Kennfelder mit mindestens 5 Bit. (vgl. Bild 1-2 ) 2. Logische und arithmetische Operationen ausschließlich mit Registerinhalten (Register to Register Operations). Nur einfache Lade- und Speicherbefehle greifen auf den externen Speicherbereich zu (Load/Store Operations). Diese Befehle enthalten nur einen im Speicher adressierten Operanden. 3. Nur wenige Adressierungsarten: Registeradressierung, Immediate, Offset und PC relativ. Keine Indirekte Adressierung zur Vermeidung von zusätzlichen Zugriffen auf den externen Speicher. Die Komplexität des Befehlsdecodierers in der Steuereinheit wird reduziert. Es sind keine langen Sequenzen von Microcode-Ausführungsschritten erforderlich. Es wird weniger Chipfläche für die Steuereinheit benötigt. Das Pipelining bei Verzweigungsbefehlen wird vereinfacht. RISC DSP 1-10

11 Bild 1-2: Befehlsformat der MIPS R-Prozessorreihe [2]. I-Typ Loads und Stores: rt Mem(rs + imm) Alle unmittelbar adressierten: rt rs op imm Bedingte Verzweigungen: rs = = 0, PC imm rs!= rt, PC imm R-Typ Register-Register ALU Operationen: rd rs func rt RISC DSP 1-11

12 1.2 Resultierende Prozessorstruktur Wesentliche Merkmale einer RISC-Architektur sind die CPU-Register und das direkt in Hardware realisierte Steuerwerk-Schaltnetz (vgl. Bild 1-3). User-visible Registers: Diese unterstützen den Programmentwickler, die Zugriffe auf den externen Speicher zu minimieren und die Variablenzuordnung zu Registern zu optimieren. Allzweckregister R i können Operanden für jede Instruktion enthalten, so z. B. auch Adressen für Offset-Operationen mit Werten aus dem Immediate-Feld. Spezialregister für Daten oder Adressen können im Befehlsformat über den Operationscode selektiert werden, sodass für die Registerkennung weniger Bits benötigt werden. Stack Pointer: Spezielles Register, dass auf das obere Ende des Kellerspeichers zeigt. Mit Pushund Pop-Befehlen kann ohne Angabe eines Stackoperanden implizit adressiert werden. Index Register: Für automatisch inkrementierende Adressberechnungen in Schleifendurchläufen. Control, Status Registers: Inhalte steuern die Abläufe der CPU-Operationen und können nicht direkt manipuliert werden. Program Counter: Zählerstand adressiert den nächsten zu holenden Befehl. Instruction Register: Enthält den gerade aus dem externen Speicher transferierten Befehl. Memory Buffer Registers: Pufferregister, die die effektive Adresse für Load/Store-Daten und die Daten selbst enthalten. Program Status Word: Mehrere Bits, die Ergebnisse von ALU-Operationen charakterisieren. RISC DSP 1-12

13 15 Control Unit PC Bild 1-3: Grundelemente der Prozessorstruktur. IR Nicht dargestellt sind: Decoder R0 R1 R2 R3 Memory FFFE FFFF PSW- und Index-Register. CPU-Daten- und Adressbus. Zwischenregister, die zur Separierung der Pipelinestufen erforderlich sind. Multiplizierer-Pfad der DSPergänzung. Rn CPU ALU RISC DSP 1-13