Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme

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1 Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme R. Merker, Technische Universität Dresden, Fakultät ET und IT J. Kelber, Fachhochschule Schmalkalden, ET

2 Gliederung Vorarbeiten Motivation für SPP 1148 Aufgabenstellung für SPP 1148

3 Vorarbeiten WERKZEUGE FÜR HARDWARE-ENTWURF Entwurfsmethoden und -werkzeuge für applikationsspezifische digitale parallele Hardware (ASIC, FPGA)- eingebettet im System Algorithmus Processor L0 Processor L0 Processor L0 Processor L0 Processor L0 Processor L0 External Memory Local Bus Memory L2 Memory L1 + Implementierungsbeschränkungen Chipfläche Latenz Modultypen für EXU Zahl der Instanzen der Modultypen Bandbreite/ Latenz der Kanäle + Interfacebeschränkungen transportierbare Datenmenge/ Zeit Tiefe Speicherhierarchie Art (FIFO, LRU Cache), Kapazität, Verlustleistung der Speicher

4 Vorarbeiten ENTWURF EINES HARDWARE-SOFTWARE SYSTEMS für rechenintensive Probleme (Bildrekonstruktion, Filterung, u.a.): - HW/SW-Partitionierung, - Entwurf von auf Kernrechnungen zugeschnittener paralleler Hardware (ASIC), - Controller-Entwurf (FPGA) Prozessorarray Host-PC Controller (FPGA) PCI Netzwerk PC-Hardware Speicher Nutzerinterface Hardwaresteuerung Controller: C-Programm Netzwerkprotokoll

5 Vorarbeiten ENTWURFSFLUSS FÜR HARDWARE-SOFTWARE SYSTEM High-Level Synthese Algorithmen Lokalisierung Allokation, Scheduling, Partitionierung Konfigurierbares Prozessor Array: Größe Struktur der Prozessoren und Verbindungen CHIP Daten und Instruktionen an der Peripherie des Prozessor Arrays Sequenz von Aktivitäten Hardware-Software System SPEICHER Datenfluss Adressgenerierung FPGA

6 Vorarbeiten Konfigurierbares Prozessor Array

7 Vorarbeiten Gesamtystem

8 Vorarbeiten Implementation Steuerfluss: Algo- Controller

9 Motivation für SPP 1148 Entwurfskonzept vorhanden bisherige Plattform jedoch zu applikationsspezifisch Array-Struktur auf Tomographiealgorithmen zugeschnitten hoher Steueraufwand für Implementierung weiterer Algorithmen Verallgemeinerung des Entwurfskonzeptes für dynamisch rekonfigurierbare Plattformen M M M M M M M M M M M M Datenpfad M M M M M M M M M M M M Datenpfad: nutzbar für eine Vielzahl von Algorithmen Zuschnitt des Datenpfades auf Algorithmus mit Controller

10 Aufgabenstellung für SPP 1148 Beitrag zur Synthese dynamisch rekonfigurierbarer Systeme auf FPGA-Plattformen 1. Entwicklung von Partitionierungs-Strategien (HW-SW; statisch-dynamisch) 2. Integration der Partitionierungs-Strategien in Entwurfsmethoden

11 Aufgabenstellung 1. Partitionierungsstrategien Anwendungen: Video, Audio, drahtlose Kommunikation u.a. Ziel: Effiziente Realisierung einer Algorithmen- Vielfalt HW-SW Partitionierung statische- dynam. Konfiguration Architektur: FPGA-basierte Plattform M M M M M M M M M M M M Datenpfad M M M M M M M M M M M M Memory Logik Controller

12 Aufgabenstellung Variante I: M M M M M M M M M M M M M M M M M M M M M M M M Memory Logik Controller Logik Memory statische Konfiguration dynamische Konfiguration Datenpfad (Pipeline/Array-Architektur): Ausdehnung dynamisch veränderbar Controller für Datenpfad und Adressrechnung (Zuschnitt auf Algorithmus): statisch und dynamisch rekonfigurierbar Algorithmus-spezifische Logik: dynamisch rekonfigurierbar

13 Aufgabenstellung Aufgabenstellungen für Variante I: Algorithmenanalyse, Extraktion einer allg. Pipeline-/ Array-Struktur mit universellen Prozessoren Systematischer Entwurf eines Controllers: Extraktion eines Controller-Kerns (statischer Teil- RAM) HW/SW-Teilung des dyn. rekonf. Teils des Controllers Speicherorganisation unter dem Aspekt der Optimierung der Zugriffe (Leistungsverbrauch, Timing)

14 Aufgabenstellung Variante II: Memory Controller Logik dynamische Konfiguration M M M M M M M M M M Controller Memory Logik statische Konfiguration Datenpfad (Pipeline-/Array-Architektur): Array- Ausdehnung & ergänzende Prozessor- Funktionalität dynamisch rekonfigurierbar

15 Aufgabenstellung Aufgabenstellung zu Variante II: Algorithmenanalyse, Extraktion einer Pipeline-/Array- Architektur mit minimaler Prozessor-Funktionalität Strategien zur HW/SW-Partitionierung der dynamischen rekonfigurierbaren Anteile in den Prozessoren Strategien zur Controller-Partitionierung in statischen und dynamischen Teil Speicherorganisation unter dem Aspekt der Optimierung der Zugriffe (Leistungsverbrauch, Timing)

16 Aufgabenstellung Bewertung der Varianten bezüglich Kriterien: Fläche, Durchsatz, Latenz Rekonfigurationskosten Leistungsverbrauch durch Speicherzugriffe Entwicklung einer Kosten-Nutzenanalyse Vergleich mit anderen Realisierungsformen (z.b. DSPs)

17 Aufgabenstellung 2. Entwurfsmethoden Entwicklung von Werkzeugen zur Partitionierung in statische und dynamisch rekonfig. Anteile mit Ziel: Maximale Auslastung des statischen Teils Minimale Rekonfigurationskosten für dynamischen Teil Minimierung der Zugriffe auf Speicherhierarchie (Leistungsverbrauch)

18 Ziel: Entwurfsfluss Algorithmen High-Level Synthese von Prozessor Arrays Array-Ausdehnung Prozessor-Funktion Daten und Instruktionen an Array-Peripherie & Partitionierungsstrategien: Hardware Software Minimierung: Methodenentwicklung Rekonfigurationskosten Leistungsverbrauch dynamisch rek. statisch FPGA-basierte Plattform Daten pfad

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