Grundlagen der Informationsverarbeitung:

Größe: px
Ab Seite anzeigen:

Download "Grundlagen der Informationsverarbeitung:"

Transkript

1 Grundlagen der Informationsverarbeitung: Speicherhierarchie Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn kleiner dann linksbündig an Rand angesetzt) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 1

2 Wiederholung: Datenpfad UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 2

3 Wiederholung: Speicherbausteine FlipFlop Register RAM Adresse n RAM Daten m UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 3

4 Tipp Wie viel Kapazität und welche Zugriffszeit haben der Arbeits- und der Massenspeicher Ihres Rechners? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 4

5 Inhalt der Vorlesung Binäre Modellierung Codierung von Zahlen und Zeichen Boolesche Funktionen Schaltnetze Schaltungsentwurf Schaltwerke Minimierungsverfahren Grundbausteine der Computertechnik Befehlsverarbeitung in einem Prozessor Rechenwerke Assembler-Ebene Steuerwerke Parallelität auf Instruktionsebene Speicherhierarchie Leistungsbewertung UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 5

6 Motivation Ein Speichersystem muss Speicherkapazität zur Verfügung stellen: so viel Speicher wie möglich so schnell wie möglich so günstig wie möglich typische Werte Technologie Zugriffszeit Kosten pro GB welche nehmen? SRAM ns $5'000 DRAM ns $100 Flash-Speicher 250 μs $2 Festplatte 9 ms < $1 flüchtig nicht flüchtig UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 6

7 Technologische Entwicklung Performance von CPUs und DRAM µproc +60% p.a. (2X/1.5yr) Moore s law Processor-Memory Gap ca. +50% / year DRAM +9% p.a. (2X/10 yrs) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 7

8 Speicherhierarchie CPU Registers 100s Bytes Cache K-Bytes cents/bit Hauptspeicher M-Bytes cents /bit Festplatten G-Bytes cents/bit Band unendlich 10-8 cents/bit Register Cache Befehle/Daten Blocks Hauptspeicher Seiten Festplatte Dateien Magnetband Prog./Compiler 1-8 Bytes Cache Controller Bytes Betriebssystem 512 Bytes - 4 KB User/Operator M-Bytes höhere Stufe schneller alle nehmen! größer niedrigere Stufe UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 9

9 Tipp Aktualisieren Sie die genannten Zahlen! UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 10

10 Funktionsprinzip Daten werden in bestimmten Einheiten zwischen den Ebenen der Speicherhierarchie übertragen. Daten werden nur zwischen benachbarten Ebenen übertragen. Ist eine Dateneinheit auf einer Ebene vorhanden, muss sie auch auf den tieferen Ebenen vorhanden sein. Cache Hauptspeicher UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 11

11 Lokalitätsprinzip Programme greifen in einem kurzen Zeitintervall auf einen relativ kleinen Teil des Adressraums zu. Temporale Lokalität: Erfolgt ein Zugriff auf eine Adresse, wird auf diese Adresse mit großer Wahrscheinlichkeit bald wieder zugegriffen, z.b. Abarbeitung von Schleifen. Räumliche Lokalität: Erfolgt ein Zugriff auf eine Adresse, werden mit großer Wahrscheinlichkeit bald Zugriffe auf in der ähe liegende Adressen erfolgen, z.b. bei Arrays. Aufgrund der Lokalität kann man Speichersysteme hierarchisch aufbauen: obere Stufe: schneller und teurer Speicher (wenig) untere Stufe: langsamer und billiger Speicher (viel) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 12

12 Terminologie Hit (Treffer): Daten befinden sich im Speicher der Ebene, auf die aktuell zugegriffen wird Hit-Rate: Anteil der erfolgreichen Speicherzugriffe (so hoch, dass man i.d.r. von Miss-Rate spricht) Hit-Time: Zeit für einen erfolgreichen Zugriff (Zeit um Hit festzustellen & Zeit für den eigentlichen Datenzugriff) Miss (Fehlzugriff): Daten müssen erst aus einer unterhalb gelegenen Ebene geholt werden Miss-Rate: Anteil der Fehlzugriffe auf einer Ebene (1 Hit-Rate) Miss-Penalty: Zeit zum Bereitstellen der Daten aus der unteren Ebene (Zugriffszeit zur niedrigeren Ebene & Übertragungszeit der Daten) mittlere Speicherzugriffszeit = Hit-Time + Miss-Rate * Miss-Penalty (gemessen in ns oder clocks) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 13

13 Tipp Datenstrukturen aus Hochsprachen sollten gemäß dem Lokalitätsprinzip so abgespeichert werden, dass Hauptspeicherzugriffe sequentiell erfolgen und CacheHits wahrscheinlich sind. Wie kann dies bei einer Matrix- oder Baumstruktur realisiert werden? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 14

14 Cache vgl. französisch cacher (verstecken) Ziel: Diejenigen Daten aus dem Hauptspeicher im Cache halten, die als nächstes gebraucht werden. Prozessor kann die Mehrzahl der Zugriffe auf dem Cache ausführen, und muss nicht auf den langsamen DRAM Speicher ausweichen. Merkmale: Er kann durch ein Anwendungsprogramm nicht explizit adressiert werden. Er ist Software-transparent, d.h. der Benutzer/Programmierer braucht nichts von seiner Existenz zu wissen. UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 15

15 Cache-Prinzipien Ausschnitt der Speicherhierarchie: Cacheblock Speicherblock Cache Hauptspeicher Auf welchen Cacheblock wird ein Speicherblock abgebildet? Wie stellt man fest ob ein Datum im Cache ist, und falls ja, in welchem Cacheblock es liegt? Welcher Cacheblock wird bei einem Cache-Miss ersetzt? Was geschieht beim Schreiben eines Datums? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 16

16 Funktionsweise Lesezugriff auf Datum aus dem Arbeitsspeicher unter Adresse a CPU prüft, ob eine Kopie der Hauptspeicherzelle a im Cache abgelegt ist falls ja (cache hit): CPU liest das Datum aus dem Cache Die Überprüfung und das eigentliche Lesen aus dem Cache erfolgen in einem Zyklus, ohne einen Wartezyklus einfügen zu müssen. falls nein (cache miss): CPU greift auf den Arbeitsspeicher zu, lädt das Datum in den Cache und lädt das Datum gleichzeitig in die CPU. Insbesondere bei Großrechnern wird mit jedem Datum auch dessen umgebender Block von Daten geladen in der Erwartung, dass folgende Zugriffe auf diese Daten erfolgen. UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 17

17 Architekturschema Cache I.d.R. besitzen Rechner getrennte Caches für Instruktionen (Instruktionscache) und für Daten (Datencache) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 18

18 Cache Hit Daten befinden sich im Cache. Cache UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 19

19 Cache Miss Daten müssen erst aus dem Hauptspeicher geholt werden. Cache UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 20

20 Zugriffszeiten (Beispiel) c Zugriffszeit des Caches (50 ns) m Zugriffszeit beim Hauptspeicher (200 ns) h Trefferrate durchschnittliche Zugriffszeit t = c +(1-h)*m Trefferrate h durchschnittliche Zugriffszeit Relativ zu 200 ns 0% 250 ns 125 % 50% 150 ns 75% 60% 130 ns 65% 70% 110 ns 55% 80% 90 ns 45% 90% 70 ns 35% 95% 60 ns 30% UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 21

21 interner Cache-Aufbau Hauptspeicher ist in Blöcke der Größe 2 n eingeteilt jede Cache-Line enthält einen Block Blöcke sind die kleinsten Dateneinheiten, die zwischen Speicher und Cache ausgetauscht werden Cache besteht aus 2 m Cache-Lines je 2 k Lines zu einem Set gruppiert? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 22

22 Cache-Adressierung Hauptspeicheradresse wird aufgeteilt in Blockoffset (n Bits): Cacheline, die das Datenwort enthält Set (m-k Bits): ummer des Sets, in dem eine Line das Datenwort enthält Tag (a-(m-k)-n Bits): Identifizierung eines Blocks im Cache Es gibt 2 a-(m-k)-n Blöcke mit gleicher Set-Adresse. valid UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 23

23 Tipp Ermitteln Sie typische Größen einer Cache-Line sowie typische Set-Anzahlen von Caches gängiger Systeme! UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 24

24 Cache Organisationsprinzipien direct mapped n-way / set associative fully associative UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 25

25 Direct Mapped Cache jeder Speicherblock kann nur an einer Stelle im Cache stehen (d.h. es gibt nur eine Cache Line pro Set) einfachste Abbildung: Cacheblockadresse = Speicherblockadresse mod (#Cacheblöcke) i.allg. wählt man für die Anzahl der Cacheblöcke eine 2er-Potenz besonders einfache Realisierung der mod-operation (mod (2 n ) entspricht den n niederwertigsten Bits der Adresse) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 26

26 Beispiel Blockzuordnung 8 Cacheblöcke ein Block besteht aus einem Wort Cacheblockadresse = Speicheradresse mod 8 = Speicheradresse[2:0] eindeutige Abbildung UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 27

27 Beispiel für Cache-Zugriffe 5-Bit Adressen 32 Speicherblöcke direct mapped Cache, 8 Cacheblöcke, ein Wort pro Block Zeit (1) (2) (3) (4) (5) (6) (7) (8) Speicheradresse Hit / Miss Cacheblock = miss mod 8 = = miss mod 8 = = hit mod 8 = = hit mod 8 = = miss mod 8 = = miss mod 8 = = hit mod 8 = = miss mod 8 = 010 UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 28

28 Beispiel (Fortsetzung) vor (1) nach (1) nach (2) Index V Tag Data Index V Tag Data Index V Tag Data Y 11 Mem[11010] Y 10 Mem[10110] 110 Y 10 Mem[10110] nach (5) nach (6) nach (8) Index V Tag Data 000 Y 10 Mem[10000] Y 11 Mem[11010] Y 10 Mem[10110] 111 Index V Tag Data 000 Y 10 Mem[10000] Y 11 Mem[11010] 011 Y 00 Mem[00011] Y 10 Mem[10110] 111 Index V Tag Data 000 Y 10 Mem[10000] Y 10 Mem[10010] 011 Y 00 Mem[00011] Y 10 Mem[10110] 111 UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 29

29 Cache-Aufbau (Beispiel) 4 kbyte (=32 kbit) Direct Mapped Cache 32-Bit Adressen 1024 Cacheblöcke ein Block besteht aus 4 Bytes interne Speicherbits: 2 10 * ( ) = 53 kbit data tag valid bit UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 30

30 Trefferquote UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 31

31 Cache-Aufbau (Variation) 16 Worte pro Line, weitere Untergliederung der Adresse 18 UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 32

32 Multiword Cache Block mehrere Worte pro Block Vorteile utzung räumlicher Lokalität Miss-Rate sinkt weniger Overhead durch Tags, Valid Bits effizientere Speicherung effizienterer Datentransfer achteile größere Blöcke bei konstanter Cache-Größe weniger Blöcke (Blöcke werden öfter ersetzt, schlechte Ausnutzung der Lokalität Miss-Rate steigt wieder) größere Miss-Penalty (Bei einem Miss sind mehr Daten aus dem Speicher zu laden.) weitere Maßnahmen zur Reduktion der Miss-Rate: größerer Cache (teuer!) assoziativer Cache UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 33

33 Tipp Was passiert beim Zugriff auf große Vektoren? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 34

34 Assoziativer Cache jeder Speicherblock kann an mehreren Stellen im Cache stehen Gruppierung mehrerer Lines zu einem Set, k Lines pro Set bei 2 n Blöcken: k = 1: Direct Mapped Cache k > 1: k-way Set Associative Cache k = 2 n : Full Associative Cache (nur ein Set) Vorteil Miss Rate wird reduziert achteile Hit Time wird etwas vergrößert bei großem k wird der Hardwareaufwand beträchtlich UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 35

35 Beispiel Blockzuordnung Im n-way set associative Cache kann jeder Speicherblock an n verschiedenen Stellen im Cache abgelegt werden. UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 36

36 k-way Set Associative Cache Beispiel UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 37

37 Zugriff Auswahl derjenigen Line mit dem Index der Adresse paralleler Vergleich des Tag der Adresse mit allen k Tags im Cache Hauptspeicheradresse bestimmt eine Gruppe von Cache-Zeilen Kompromiss aus Flexibilität (Trefferrate) und (Hardware-) Aufwand UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 38

38 Beispiel Blockzuordnung Im vollassoziativen Cache kann jeder Speicherblock an beliebiger Stelle im Cache abgelegt werden. UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 39

39 Beispiel für Cache-Zugriffe 5-Bit Adressen 32 Speicherblöcke 2-way set associative Cache Zeit (1) (2) (3) (4) (5) (6) (7) (8) Speicheradresse Hit / Miss Cacheblock = miss mod 8 = = miss mod 8 = = hit mod 8 = = hit mod 8 = = miss mod 8 = = miss mod 8 = = hit mod 8 = = miss mod 8 = 010 UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 40

40 Variante: halb so große Sets vor (1) nach (1) nach (2) Index V Tag Data Index V Tag Data Index V Tag Data Y 101 Mem[10110] 10 Y 101 Mem[10110] Index V Tag Data Y 110 Mem[11010] 11 nach (5) nach (6) nach (8) Index V Tag Data Index V Tag Data Index V Tag Data 00 Y 100 Mem[10000] 00 Y 100 Mem[10000] 00 Y 100 Mem[10000] Y 101 Mem[10110] 11 Index V Tag Data Y 110 Mem[11010] Y 101 Mem[10110] 11 Index Y V 000 Tag Mem[00011] Data Y 110 Mem[11010] Y 101 Mem[10110] 11 Index Y V 000 Tag Mem[00011] Data Y 110 Mem[11010] 11 Mem[10010]? Mem[10010] UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 42

41 Tipp Kann diese Cache-Organisationsform ihre Stärken eher bei Vektoren oder eher bei feingranularen Datenstrukturen ausspielen? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 43

42 Voll-assoziativer Cache Speicherblock kann in jede Cache-Zeile eingetragen werden größtmögliche Flexibilität (und damit Trefferrate) Aufwand für Tag-Vergleich sehr hoch UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 44

43 Beispiel für Cache-Zugriffe 5-Bit Adressen 32 Speicherblöcke fully associative Cache Zeit (1) (2) (3) (4) (5) (6) (7) (8) Speicheradresse Hit / Miss Cacheblock = miss mod 8 = = miss mod 8 = = hit mod 8 = = hit mod 8 = = miss mod 8 = = miss mod 8 = = hit mod 8 = = miss mod 8 = 010 UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 45

44 Beispiel (Fortsetzung) vor (1) nach (1) nach (2) V Tag Data V Tag Data V Tag Data Y Mem[10110] Y Mem[10110] Y Mem[11010] nach (5) nach (6) nach (8) V Tag Data Y Mem[10110] Y Mem[11010] Y Mem[10000] V Tag Data Y Mem[10110] Y Mem[11010] Y Mem[10000] Y Mem[00011] V Tag Data Y Mem[10110] Y Mem[11010] Y Mem[10000] Y Mem[00011] Y Mem[10010] UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 46

45 Beispiele für Assoziativität (8 Blöcke) UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 47

46 Tipp Welche anderen Formen von Assoziativität sind Ihnen bekannt? Womit begründet sich die Ähnlichkeit dieser Konzepte? UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 48

47 Verdrängungsstrategien Welcher Block wird verdrängt, wenn ein neuer Block geladen werden muss und keine freien Cacheblöcke mehr vorhanden sind? Cache mit direkter Abbildung: keine Auswahlmöglichkeit (eindeutige Abbildung) assoziativer Cache: zufällige Auswahl eines Blocks (einfach in Hardware zu implementieren) Least Recently Used: der am längsten nicht benutzte Block wird ersetzt Zugriffszeiten auf die Blöcke müssen gespeichert werden aufwendig in Hardware zu realisieren, wird typischerweise bis k = 4 gemacht UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 49

48 Schreibtechniken Durchgängiges Schreiben (write-through) Worte werden in den Cache und gleichzeitig in den Hauptspeicher geschrieben Hauptspeicher und Cache immer konsistent jede Schreib-Operation greift immer auch auf den (langsamen) Hauptspeicher zu Modifikation der Daten erfolgt immer nur im Cache bei einem Write-Miss wird zuerst der Block in den Cache geladen dann wird das Wort in den Cache und gleichzeitig in den Hauptspeicher geschrieben UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 50

49 Schreibtechniken (Fortsetzung) Entlastung des Prozessor durch Verwendung eines Puffers (write buffer) Daten werden in Cache und (schnellen) Puffer gespeichert, danach kann der Prozessor sofort weiterarbeiten ist die Rate der Schreibinstruktionen kleiner als die mittlere DRAM-Schreibzykluszeit, funktioniert write-through gut wenn nicht, füllt sich der Puffer und der Prozessor muss warten, bis im Pufferspeicher wieder Platz ist Prozessor Cache Hauptspeicher Write Buffer UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 51

50 Schreibtechniken (Fortsetzung) Zurückkopieren (write-back) Schreiben veränderter Worte nur in den Cache Hauptspeicher und Cache sind inkonsistent Zurückschreiben in den Hauptspeicher erst bei Ersetzung des Cacheblocks Dirty Bit gibt an, ob der Block verändert wurde oder nicht Dirty Bit wird bei jedem Schreibzugriff auf den Block gesetzt beim Ersetzen des Blocks wird nur in den Hauptspeicher zurückgeschrieben, wenn das Dirty Bit gesetzt ist Vorteil: höhere Performance als write-through bei hoher Schreibrate achteil: aufwendigere Steuerung als write-through UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 52

51 Tipp Analysieren sie Ihre bisher geschriebenen Assembler-Programme, in welcher Häufigkeit Schreiboperationen auftreten! UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 53

52 Moderne Speicherhierarchie Ausnutzung des Lokalitätsprinzips So viel Speicher wie auf der billigsten Technologie verfügbar Speicherzugriff mit der Geschwindigkeit der schnellsten Technologie Processor Datapath Control Registers On-Chip Cache Second Level Cache (SRAM) Main Memory (DRAM) Secondary Storage (Disk) Tertiary Storage (Tape) schnell, teuer, klein langsam, billig, groß UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 58

53 Weitere Entwicklung Mit der fortschreitenden Technologieentwicklung (feinere Strukturen) wird die verfügbare Chip-Fläche vorwiegend dazu benutzt werden, schnellen Speicher direkt in den Prozessor zu integrieren bzw. größere Hauptspeicher-Bausteine zu fertigen. Massenspeicher wird ebenfalls größer und schneller. Flash ist Disk, and Disk is Tape. UIVERSITÄT POTSDAM Institut für Informatik & Computational Science Komplexe Multimediale Anwendungsarchitekturen 60

é Er ist software-transparent, d.h. der Benutzer braucht nichts von seiner Existenz zu wissen. Adreßbus Cache- Control Datenbus

é Er ist software-transparent, d.h. der Benutzer braucht nichts von seiner Existenz zu wissen. Adreßbus Cache- Control Datenbus 4.2 Caches é Cache kommt aus dem Französischen: cacher (verstecken). é Er kann durch ein Anwendungsprogramm nicht explizit adressiert werden. é Er ist software-transparent, d.h. der Benutzer braucht nichts

Mehr

Grundlagen der Rechnerarchitektur. Speicher

Grundlagen der Rechnerarchitektur. Speicher Grundlagen der Rechnerarchitektur Speicher Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2 Speicherhierarchie

Mehr

In heutigen Computern findet man schnellen/teuren als auch langsamen/billigen Speicher

In heutigen Computern findet man schnellen/teuren als auch langsamen/billigen Speicher Speicherhierarchie In heutigen Computern findet man schnellen/teuren als auch langsamen/billigen Speicher Register Speicherzellen, direkt mit der Recheneinheit verbunden Cache-Speicher Puffer-Speicher

Mehr

Cache Grundlagen. Schreibender Cache Zugriff. SS 2012 Grundlagen der Rechnerarchitektur Speicher 22

Cache Grundlagen. Schreibender Cache Zugriff. SS 2012 Grundlagen der Rechnerarchitektur Speicher 22 Cache Grundlagen Schreibender Cache Zugriff SS 212 Grundlagen der Rechnerarchitektur Speicher 22 Eine einfache Strategie Schreibt man nur in den Cache, werden Cache und darunter liegender Speicher inkonsistent.

Mehr

Quiz. Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset.

Quiz. Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset. Quiz Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset 32 Bit Adresse 31 3 29... 2 1 SS 212 Grundlagen der Rechnerarchitektur

Mehr

Grundlagen der Rechnerarchitektur. Speicher

Grundlagen der Rechnerarchitektur. Speicher Grundlagen der Rechnerarchitektur Speicher Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2 Speicherhierarchie

Mehr

Grundlagen der Rechnerarchitektur

Grundlagen der Rechnerarchitektur Grundlagen der Rechnerarchitektur Speicher Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2 Speicherhierarchie

Mehr

Cache Blöcke und Offsets

Cache Blöcke und Offsets Cache Blöcke und Offsets Ein Cache Eintrag speichert in der Regel gleich mehrere im Speicher aufeinander folgende Bytes. Grund: räumliche Lokalität wird wie folgt besser ausgenutzt: Bei Cache Miss gleich

Mehr

Cache-Speicher. Design Digitaler Systeme. Prof. Dr.-Ing. Rainer Bermbach

Cache-Speicher. Design Digitaler Systeme. Prof. Dr.-Ing. Rainer Bermbach Cache-Speicher Design Digitaler Systeme Prof. Dr.-Ing. Rainer Bermbach Übersicht Cache-Speicher Warum Cache-Speicher? Cache-Strukturen Aufbau und Organisation von Caches Cache-Architekturen Cache-Strategien

Mehr

Grob-Struktur des Prozessor-Speichersystems

Grob-Struktur des Prozessor-Speichersystems 2.3.2 Speicherstruktur (1) Grob-Struktur des Prozessor-Speichersystems Chipsatz (Erklärung s. später, Folie 104) 22.4.-27.5.2013, Folie 52 2.3.2 Speicherstruktur (2) Zugriff Prozessor zumeist auf schnelle

Mehr

Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur

Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur Themen heute Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur Besprechung des 8. Übungsblattes Aufgabe 2.6. In diesem

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Schaltungsentwurf und Minimierungsverfahren Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild

Mehr

Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes

Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes Grundlagen der Informatik III Wintersemester 2010/2011 15. Vorlesung Dr.-Ing. Wolfgang Heenes int main() { printf("hello, world!"); return 0; } msg: main:.data.asciiz "Hello, world!".text.globl main la

Mehr

Technische Informatik 1 - HS 2017

Technische Informatik 1 - HS 2017 Institut für Technische Informatik und Kommunikationsnetze Prof. L. Thiele Technische Informatik 1 - HS 2017 Übung 11 Datum: 21. 22. 12. 2017 Virtueller Speicher 1 Performanz Gehen Sie von einem virtuellen

Mehr

Speicherorganisation

Speicherorganisation Speicherorganisation John von Neumann 1946 Ideal wäre ein unendlich großer, undendlich schneller und undendlich billiger Speicher, so dass jedes Wort unmittelbar, d.h. ohne Zeitverlust, zur Verfügung steht

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Boolesche Funktionen, Schaltnetze und Schaltwerke Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für

Mehr

Speicherhierarchie, Caches, Consistency Models

Speicherhierarchie, Caches, Consistency Models Speicherhierarchie, Caches, Consistency Models Maximilian Langknecht Lehrstuhl für Rechnerarchitektur Betreuer: Prof. Dr. Ulrich Brüning 1 Inhaltsverzeichnis Speicherhierarchie Warum gibt es Speicherhierarchie?

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Einleitung Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn kleiner dann linksbündig

Mehr

Speicher. Speicher. Speicherhierarchie. Speicher. Interessante Zahlen:

Speicher. Speicher. Speicherhierarchie. Speicher. Interessante Zahlen: Übersicht 1 Einleitung Hauptspeicher 2 Hauptspeicher 3 Caches, Cache-Kohärenz Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009

Mehr

Ein konfigurierbarer, visueller Cache-Simulator unter spezieller Berücksichtigung komponenten- basierter Modellierung mit Java Beans

Ein konfigurierbarer, visueller Cache-Simulator unter spezieller Berücksichtigung komponenten- basierter Modellierung mit Java Beans Ein konfigurierbarer, visueller Simulator unter spezieller Berücksichtigung komponenten- basierter Modellierung mit Java Beans Holger 6. März 2001 Universität Wilhelm-Schickard-Institut für dieser Arbeit

Mehr

Wie groß ist die Page Table?

Wie groß ist die Page Table? Wie groß ist die Page Table? Im vorigen (typischen) Beispiel verwenden wir 20 Bits zum indizieren der Page Table. Typischerweise spendiert man 32 Bits pro Tabellen Zeile (im Vorigen Beispiel brauchten

Mehr

Cache-Kohärenz und -Konsistenz. Betreuer: Prof. Brüning Veton Kajtazi Mat.-Nr.: Universität Heidelberg

Cache-Kohärenz und -Konsistenz. Betreuer: Prof. Brüning Veton Kajtazi Mat.-Nr.: Universität Heidelberg Cache-Kohärenz und -Konsistenz Betreuer: Prof. Brüning Veton Kajtazi Mat.-Nr.: 3220501 Universität Heidelberg Inhaltsverzeichnis Wozu Caches? Unterschied Kohärenz und Konsistenz MESI-Protokoll Fazit 2

Mehr

Tutorium Rechnerorganisation

Tutorium Rechnerorganisation Woche 10 Tutorien 3 und 4 zur Vorlesung Rechnerorganisation 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft www.kit.edu

Mehr

2. Ansatzpunkt: Reduktion der Penalty Early Restart und critical word first

2. Ansatzpunkt: Reduktion der Penalty Early Restart und critical word first 2. Ansatzpunkt: Reduktion der Penalty 2.1. Early Restart und critical word first Beide Techniken basieren darauf, die Wartezeit der CPU auf das Mindestmaß zu beschränken. Early restart lädt den Block wie

Mehr

, 2014W Übungsgruppen: Mo., Mi.,

, 2014W Übungsgruppen: Mo., Mi., VU Technische Grundlagen der Informatik Übung 7: Speichermanagement 183.579, 2014W Übungsgruppen: Mo., 12.01. Mi., 14.01.2015 Aufgabe 1: Cache-Adressierung Ein Prozessor mit einer Adresslänge von 20 Bit

Mehr

6 Exkurs: Assoziativspeicher

6 Exkurs: Assoziativspeicher 6 Exkurs: Assoziativspeicher alternative Möglichkeit der Speicherung von Informationen in einem Computer: Assoziativspeicher (inhaltsadressierbarer Speicher bzw. CAM = Content Addressable Memory) : bei

Mehr

6 Exkurs: Assoziativspeicher (2) 6 Exkurs: Assoziativspeicher. 7.1 Speicherhierarchie. 7 Caches

6 Exkurs: Assoziativspeicher (2) 6 Exkurs: Assoziativspeicher. 7.1 Speicherhierarchie. 7 Caches 6 Exkurs: Assoziativspeicher alternative Möglichkeit der Speicherung von Informationen in einem Computer: Assoziativspeicher (inhaltsadressierbarer Speicher bzw. CAM = Content Addressable Memory) : bei

Mehr

Schreiben von Pages. Schreiben einer Page in den Swap Space ist sehr teuer (kostet millionen von CPU Zyklen).

Schreiben von Pages. Schreiben einer Page in den Swap Space ist sehr teuer (kostet millionen von CPU Zyklen). Schreiben von Pages Schreiben einer Page in den Swap Space ist sehr teuer (kostet millionen von CPU Zyklen). Write Through Strategie (siehe Abschnitt über Caching) ist hier somit nicht sinnvoll. Eine sinnvolle

Mehr

Das Konzept der Speicherhierarchie

Das Konzept der Speicherhierarchie Das Konzept der Speicherhierarchie Small is fast, daher sind kleine Speicher schneller (und kosten mehr pro Byte). Vergrößerung von Speichern und schnellerer Zugriff sind aber Schlüsselfunktionen in der

Mehr

Speicherarchitektur (1)

Speicherarchitektur (1) Speicherarchitektur () Die 3 wichtigsten Speichertechnologien: Technologie Typische Zugriffszeiten $ pro Megabyte 997 SRAM 5 25 ns $00 $250 DRAM 60 20 ns $5 $0 Magnetplatten 0 20 Millionen ns $0,0 $0,20

Mehr

Konzepte und Methoden der Systemsoftware. Aufgabe 1: Polling vs Interrupts. SoSe bis P

Konzepte und Methoden der Systemsoftware. Aufgabe 1: Polling vs Interrupts. SoSe bis P SoSe 2014 Konzepte und Methoden der Systemsoftware Universität Paderborn Fachgebiet Rechnernetze Präsenzübung 3(Musterlösung) 2014-05-05 bis 2014-05-09 Aufgabe 1: Polling vs Interrupts (a) Erläutern Sie

Mehr

Tutorium Rechnerorganisation

Tutorium Rechnerorganisation Woche 11 Tutorien 3 und 4 zur Vorlesung Rechnerorganisation 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft www.kit.edu

Mehr

Lösungsvorschlag zur 6. Übung

Lösungsvorschlag zur 6. Übung rof. Frederik Armknecht Sascha Müller Daniel Mäurer Grundlagen der Informatik 3 Wintersemester 9/1 Lösungsvorschlag zur 6. Übung 1 räsenzübungen 1.1 Schnelltest a) Caches und virtueller Speicher können

Mehr

RO-Tutorien 15 und 16

RO-Tutorien 15 und 16 Tutorien zur Vorlesung Rechnerorganisation Tutorienwoche 10 am 29.06.2011 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft

Mehr

Virtueller Speicher und Memory Management

Virtueller Speicher und Memory Management Virtueller Speicher und Memory Management Speicher-Paradigmen Programmierer ein großer Adressraum linear adressierbar Betriebssystem eine Menge laufender Tasks / Prozesse read-only Instruktionen read-write

Mehr

, 2015W Übungsgruppen: Mo., Mi.,

, 2015W Übungsgruppen: Mo., Mi., VU Technische Grundlagen der Informatik Übung 7: Speichermanagement 183.579, 2015W Übungsgruppen: Mo., 11.01. Mi., 13.01.2016 Aufgabe 1: Cache-Adressierung Ihr Cachingsystem soll 32 GiB an Speicher auf

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Parallelität auf Instruktionsebene Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn

Mehr

Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7)

Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) J. Zhang zhang@informatik.uni-hamburg.de Universität Hamburg AB Technische Aspekte Multimodaler Systeme

Mehr

Cache. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011

Cache. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 Cache Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 Cache 1/53 2012-02-29 Einleitung Hauptspeicherzugriffe sind langsam die

Mehr

Rechnerorganisation. 1. Juni 201 KC Posch

Rechnerorganisation. 1. Juni 201 KC Posch .6.2 Rechnerorganisation. Juni 2 KC Posch .6.2 2 .6.2 Front Side Bus Accelerated Graphics Port 28 MHz Front Side Bus North Bridge RAM idge South Bri IDE USB PCI Bus 3 .6.2 Front Side Bus Front Side Bus

Mehr

11. Caches Pufferspeicher

11. Caches Pufferspeicher Lesepuffer um vorauszulesen: - erste Leseoperation hat lange Latenzzeit, - Folgedaten vorsorglich schon gelesen, - "prefetch buffer". 11. s 11.1 Pufferspeicher Schreibpuffer um ein Blockieren des schreibenden

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Grundbausteine der Computertechnik Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn

Mehr

Rechnerstrukturen. 5. Speicher. Inhalt. Vorlesung Rechnerstrukturen Wintersemester 2002/03. (c) Peter Sturm, Universität Trier 1.

Rechnerstrukturen. 5. Speicher. Inhalt. Vorlesung Rechnerstrukturen Wintersemester 2002/03. (c) Peter Sturm, Universität Trier 1. Rechnerstrukturen 5. Speicher 5.1 Motivation Speichertypen RAM / ROM Dynamisches RAM Inhalt Cache-Speicher Voll Assoziativ n-wege Assoziativ Direct Mapping 5.2 (c) Peter Sturm, Universität Trier 1 Der

Mehr

Rechnerarchitektur. Vorlesungsbegleitende Unterlagen. WS 2003/2004 Klaus Waldschmidt

Rechnerarchitektur. Vorlesungsbegleitende Unterlagen. WS 2003/2004 Klaus Waldschmidt Rechnerarchitektur Vorlesungsbegleitende Unterlagen WS 2003/2004 Klaus Waldschmidt Teil 15 Speicherhierarchie und s Seite 1 Speicherhierarchie: Der Speicherraum wird in einzelne Schichten unterteilt, die

Mehr

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 UNIVERSITÄT LEIPZIG Enterprise Computing Einführung in das Betriebssystem z/os Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 Verarbeitungsgrundlagen Teil 4 Cache el0100 copyright W.

Mehr

Besprechung des 9. Übungsblattes Virtuelle Speicherverwaltung Aufgaben

Besprechung des 9. Übungsblattes Virtuelle Speicherverwaltung Aufgaben Themen heute Besprechung des 9. Übungsblattes Virtuelle Speicherverwaltung Aufgaben Besprechung des 9. Übungsblattes Aufgabe 2 Ist in einer Aufgabe wie hier keine explizite Wortbreite angegeben, nicht

Mehr

Lösungsvorschlag zur 5. Übung

Lösungsvorschlag zur 5. Übung Prof. Frederik Armknecht Sascha Müller Daniel Mäurer Grundlagen der Informatik 3 Wintersemester 09/10 Lösungsvorschlag zur 5. Übung 1 Präsenzübungen 1.1 Schnelltest a) Welche Aussagen über Caches sind

Mehr

Speicher Typen. TI-Übung 5. Speicher SRAM. Speicher DRAM. SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Speicher, Caches

Speicher Typen. TI-Übung 5. Speicher SRAM. Speicher DRAM. SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Speicher, Caches Speicher Typen TI-Übung 5 Speicher, Caches Andreas I. Schmied (andreas.schmied@uni-ulm.de) AspectIX-Team Abteilung Verteilte Systeme Universität Ulm WS2005 SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Charakteristik

Mehr

Einführung in die technische Informatik

Einführung in die technische Informatik Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris Betriebssysteme Aufgaben Management von Ressourcen Präsentation einer einheitlichen

Mehr

Speicherhierarchie. [Technische Informatik Eine Einführung] Univ.-Prof. Dr. Paul Molitor

Speicherhierarchie. [Technische Informatik Eine Einführung] Univ.-Prof. Dr. Paul Molitor [Technische Informatik Eine Einführung] Univ.-Prof. Dr. Paul Molitor Lehrstuhl für Technische Informatik Institut für Informatik Martin-Luther-Universität Halle-Wittenberg Januar 2006 1 / 100 Inhalt dieser

Mehr

Algorithm Engineering. Alexander Kröller, Abteilung Algorithmik, IBR

Algorithm Engineering. Alexander Kröller, Abteilung Algorithmik, IBR #7 Terminchaos Nächste Vorlesungen: 27. 5. Vertretung durch Prof. Fekete 3. 6. Exkursionswoche 10. 6. Vertretung durch N.N. 17. 6. back to normal... Experiment Durchlaufe zwei gleichgrosse Arrays: Sortierte

Mehr

Rechnernetze und Organisation

Rechnernetze und Organisation Memory 1 Übersicht Motivation Speicherarten Register SRAM, DRAM Flash Speicherhierarchie Cache Virtueller Speicher 2 Motivation Speicher ist zentraler Bestandteil eines Computers neben Prozessor CPU Computer

Mehr

Beispielhafte Prüfungsaufgaben zur Vorlesung Technische Informatik I Gestellt im Frühjahr 2012

Beispielhafte Prüfungsaufgaben zur Vorlesung Technische Informatik I Gestellt im Frühjahr 2012 Beispielhafte Prüfungsaufgaben zur Vorlesung Technische Informatik I Gestellt im Frühjahr 2012 Die beigefügte Lösung ist ein Vorschlag. Für Korrektheit, Vollständigkeit und Verständlichkeit wird keine

Mehr

Grundlagen der Informationsverarbeitung:

Grundlagen der Informationsverarbeitung: Grundlagen der Informationsverarbeitung: Leistungsbewertung Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn kleiner dann

Mehr

Vorlesung Rechnerarchitektur. Speicher V 1.2

Vorlesung Rechnerarchitektur. Speicher V 1.2 Speicher V 1.2 Speicheranbindung früher und heute Bei der MU0 wurde der Speicher in einem Taktzyklus gelesen und geschrieben Dieses Verhalten war für ältere Rechner charakteristisch und stimmt auch noch

Mehr

Schriftliche Prüfung. Aufgaben OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG FAKULTÄT FÜR INFORMATIK. Technische Informatik II. am:

Schriftliche Prüfung. Aufgaben OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG FAKULTÄT FÜR INFORMATIK. Technische Informatik II. am: OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG FAKULTÄT FÜR INFORMATIK Schriftliche Prüfung im Fach: Studiengang: Technische Informatik II Informatik am: 11. 02. 2005 Bearbeitungszeit: 180 min zugelassene Hilfsmittel:

Mehr

Lösung von Übungsblatt 2

Lösung von Übungsblatt 2 Lösung von Übungsblatt 2 Aufgabe 1 (Digitale Datenspeicher) 1. Nennen Sie einen digitalen Datenspeicher, der mechanisch arbeitet. Lochstreifen, Lochkarte, CD/DVD beim Pressen. 2. Nennen Sie zwei rotierende

Mehr

Rechnergrundlagen SS Vorlesung

Rechnergrundlagen SS Vorlesung Rechnergrundlagen SS 2007 13. Vorlesung Inhalt Cache Lesen Schreiben Überschreiben Memory Management Unit (MMU) Translation Lookaside Buffer (TLB) Klausurvorbereitung Inhalte der Klausur Rechnergrundlagen

Mehr

Analyse aktueller Cache-Architekturen hinsichtlich Struktur und Effizienz. Markus Krause

Analyse aktueller Cache-Architekturen hinsichtlich Struktur und Effizienz. Markus Krause Analyse aktueller Cache-Architekturen hinsichtlich Struktur und Effizienz Markus Krause Dresden, Gliederung 1. Einführung 2. Problemstellung 3. Lösungen a) Miss Rate b) Miss Penalty c) Hit Time 4. Zusammenfassung

Mehr

Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7)

Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) J. Zhang zhang@informatik.uni-hamburg.de Universität Hamburg AB Technische Aspekte Multimodaler Systeme

Mehr

, SS2012 Übungsgruppen: Do., Mi.,

, SS2012 Übungsgruppen: Do., Mi., VU Technische Grundlagen der Informatik Übung 7: Speicher und Peripherie 183.579, SS2012 Übungsgruppen: Do., 31.05. Mi., 06.06.2012 Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung

Mehr

Digital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1

Digital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1 Entwicklung der DRAMs Richard Roth / FB Informatik und Mathematik Speicher 1 Entwicklung der DRAMs in Zukunft Richard Roth / FB Informatik und Mathematik Speicher 2 DRAM Speicherzelle (Trench Technology)

Mehr

Speicher. Rechnerarchitektur (RA) Sommersemester Prof. Dr. Jian-Jia Chen 2016/06/15. technische universität dortmund

Speicher. Rechnerarchitektur (RA) Sommersemester Prof. Dr. Jian-Jia Chen 2016/06/15. technische universität dortmund 2 Rechnerarchitektur (RA) Sommersemester 26 Speicher Prof. Dr. Jian-Jia Chen 26/6/5 Kontext Prozessor Leitwerk Rechenwerk Speicherarchitektur Externe Kommunikation Interne Kommunikation Die Wissenschaft

Mehr

Datenpfaderweiterung Der Single Cycle Datenpfad des MIPS Prozessors soll um die Instruktion min $t0, $t1, $t2 erweitert werden, welche den kleineren

Datenpfaderweiterung Der Single Cycle Datenpfad des MIPS Prozessors soll um die Instruktion min $t0, $t1, $t2 erweitert werden, welche den kleineren Datenpfaderweiterung Der Single Cycle Datenpfad des MIPS Prozessors soll um die Instruktion min $t0, $t1, $t2 erweitert werden, welche den kleineren der beiden Registerwerte $t1 und $t2 in einem Zielregister

Mehr

1. räumliche Lokalität - Nach dem Zugriff auf eine bestimmte Adresse erfolgt in naher Zukunft ein erneuter Zugriff auf ein dazu benachbartes Datum.

1. räumliche Lokalität - Nach dem Zugriff auf eine bestimmte Adresse erfolgt in naher Zukunft ein erneuter Zugriff auf ein dazu benachbartes Datum. Aufgabe 1 a) Warum besitzen nahezu alle modernen Prozessoren einen Cache? Zur Überbrückung der Prozessor-Speicher-Lücke. Geschwindigkeit des Arbeitsspeichers ist nicht in gleichem Maße gestiegen wie die

Mehr

Speicherorganisation

Speicherorganisation Speicherorganisation John von Neumann 1946 Ideal wäre ein unendlich großer, unendlich schneller und unendlich billiger Speicher, so dass jedes Wort unmittelbar, d.h. ohne Zeitverlust, zur Verfügung steht

Mehr

Grundlagen der Informatik III Wintersemester 2010/2011

Grundlagen der Informatik III Wintersemester 2010/2011 Grundlagen der Informatik III Wintersemester 2010/2011 Wolfgang Heenes, Patrik Schmittat 6. Aufgabenblatt mit Lösungsvorschlag 06.12.2010 Hinweis: Der Schnelltest und die Aufgaben sollen in den Übungsgruppen

Mehr

Einführung in die Programmiersprache C

Einführung in die Programmiersprache C Einführung in die Programmiersprache C 6 Cache-freundliche Programmierung (1) Alexander Sczyrba Robert Homann Georg Sauthoff Universität Bielefeld, Technische Fakultät Quadratische Matrizen Musterlösung

Mehr

Beispielhafte Prüfungsaufgaben zur Vorlesung TI I, gestellt im Frühjahr 2009

Beispielhafte Prüfungsaufgaben zur Vorlesung TI I, gestellt im Frühjahr 2009 Beispielhafte Prüfungsaufgaben zur Vorlesung TI I, gestellt im Frühjahr 2009 Die beigefügte Lösung ist ein Vorschlag. Für Korrektheit, Vollständigkeit und Verständlichkeit wird keine Verantwortung übernommen.

Mehr

Erweiterung von Adressraum und Bit Tiefe

Erweiterung von Adressraum und Bit Tiefe Erweiterung von Adressraum und Bit Tiefe Erweiterung des vorigen Beispiels ist offensichtlich: Vergrößerung des Adressraums (in der Größenordnung 2 n ): Füge eine Adressleitung hinzu und verdoppele die

Mehr

Schriftliche Prüfung

Schriftliche Prüfung OTTO VON GUERICKE UNIVERSITÄT MAGOEBURG FAKULTÄT FÜR INFORMATIK Schriftliche Prüfung im Fach: Technische Informatik I Studiengang: B (PF IF/IngIF;WPF CV/WIF), M (WPF DigiEng) am: Bearbeitungszeit: 24.

Mehr

Physische Datenorganisation

Physische Datenorganisation Physische Datenorganisation Speicherhierarchie Hintergrundspeicher / RAID ( B-Bäume Hashing R-Bäume ) Kapitel 7 1 Überblick: Speicherhierarchie Register Cache Hauptspeicher Plattenspeicher Archivspeicher

Mehr

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung Version 21.12.2016 1 Inhalt Vorlesung Aufbau einfacher Rechner Überblick: Aufgabe, Historische Entwicklung, unterschiedliche Arten von Betriebssystemen

Mehr

G. Caches. G.1.1 Kontext & Orientierung

G. Caches. G.1.1 Kontext & Orientierung G.1.1 Kontext & Orientierung G. Caches Caches sind kleine, aber schnelle Zwischen- bzw. Pufferspeicher. Assoziative Adressierung anstelle von direkter Adressierung. Für Code, Daten & virtuelle Adressen.

Mehr

Betriebssysteme Teil 10 B: Fragen rund um Seitenfehler

Betriebssysteme Teil 10 B: Fragen rund um Seitenfehler Betriebssysteme Teil 10 B: Fragen rund um Seitenfehler 1 Überlegungen Wenn wir einige Seiten eines Programms in den Speicher laden, brauchen wir eine Strategie, welche Seiten als nächstes geladen werden

Mehr

Betriebssysteme (BTS)

Betriebssysteme (BTS) .Vorlesung Betriebssysteme (BTS) Christian Baun cray@unix-ag.uni-kl.de Hochschule Mannheim Fakultät für Informatik Institut für Betriebssysteme..007 Organisatorisches zur Übung Verteilung auf die beiden

Mehr

4.2 Verbesserung der Leistungsfähigkeit von Caches

4.2 Verbesserung der Leistungsfähigkeit von Caches 12 4.2 Verbesserung der Leistungsfähigkeit von Caches Peter Marwedel Informatik 12 TU Dortmund 2014/05/02 Cache-Performanz Bewertungsmaß für die Leistungsfähigkeit einer Speicherhierarchie: Mittlere Zugriffszeit

Mehr

8 Cache. 8.1 Motivation. 8.1 Motivation 335

8 Cache. 8.1 Motivation. 8.1 Motivation 335 8.1 Motiation 335 8 Cache 8.1 Motiation Pipelining-Register werden gleichzeitig getaktet. Dadurch wird die Performance eines Pipelining-Systems on der langsamsten Stufe bestimmt. BD- und ES-Phase können

Mehr

Lösung von Übungsblatt 2

Lösung von Übungsblatt 2 Lösung von Übungsblatt 2 Aufgabe 1 (Digitale Datenspeicher) 1. Nennen Sie einen digitalen Datenspeicher, der mechanisch arbeitet. Lochstreifen, Lochkarte, CD/DVD beim Pressen. 2. Nennen Sie zwei rotierende

Mehr

technische universität dortmund fakultät für informatik informatik 12 Speicherhierarchie Peter Marwedel Informatik /05/18

technische universität dortmund fakultät für informatik informatik 12 Speicherhierarchie Peter Marwedel Informatik /05/18 Speicherhierarchie Peter Marwedel Informatik 3/5/8 Kontext Prozessor Leitwerk Rechenwerk Speicherarchitektur Externe Kommunikation Interne Kommunikation, 3 - - Die Realität: Kosten/Mbyte und Zugriffszeiten

Mehr

Inhalt Teil 10 (Caches) aus 6. Speicherorganisation

Inhalt Teil 10 (Caches) aus 6. Speicherorganisation Inhalt Teil 10 (Caches) aus 6. Speicherorganisation 1 6.2 Caches 6.2.1 Systemstrukturen 6.2.2 Laden des Cache 6.2.3 Cache-Strukturen Vollassoziativer Cache Direkt zuordnender Cache N-fach assoziativer

Mehr

Rechnerstrukturen Winter SPEICHER UND CACHE. (c) Peter Sturm, University of Trier 1

Rechnerstrukturen Winter SPEICHER UND CACHE. (c) Peter Sturm, University of Trier 1 9. SPEICHER UND CACHE (c) Peter Sturm, University of Trier 1 Inhalt Grundlagen Speichertypen RAM / ROM Dynamisches RAM Cache- Speicher Voll AssoziaNv n- Wege AssoziaNv Direct Mapping Beispiel: 8 Bit- Register

Mehr

Die Sicht eines Sysadmins auf DB systeme

Die Sicht eines Sysadmins auf DB systeme Die Sicht eines Sysadmins auf DB systeme Robert Meyer 21. Oktober 2016 Robert Meyer Die Sicht eines Sysadmins auf DB systeme 21. Oktober 2016 1 / 20 Inhaltsverzeichnis 1 Einleitung 2 IO unter Linux typische

Mehr

Übung zu Einführung in die Informatik # 10

Übung zu Einführung in die Informatik # 10 Übung zu Einführung in die Informatik # 10 Tobias Schill tschill@techfak.uni-bielefeld.de 15. Januar 2016 Aktualisiert am 15. Januar 2016 um 9:58 Erstklausur: Mi, 24.02.2016 von 10-12Uhr Aufgabe 1* a),

Mehr

CPU Speicher I/O. Abbildung 11.1: Kommunikation über Busse

CPU Speicher I/O. Abbildung 11.1: Kommunikation über Busse Kapitel 11 Rechnerarchitektur 11.1 Der von-neumann-rechner Wir haben uns bisher mehr auf die logischen Bausteine konzentriert. Wir geben jetzt ein Rechnermodell an, das der physikalischen Wirklichkeit

Mehr

G. Caches. G.1.1 Kontext & Orientierung

G. Caches. G.1.1 Kontext & Orientierung G.1.1 Kontext & Orientierung G. Caches Caches sind kleine, aber schnelle Zwischen- bzw. Pufferspeicher. Assoziative Adressierung anstelle von direkter Adressierung. Für Code, Daten & virtuelle Adressen.

Mehr

Grundlagen der Informatik III Wintersemester 2010/2011

Grundlagen der Informatik III Wintersemester 2010/2011 Grundlagen der Informatik III Wintersemester 2010/2011 Wolfgang Heenes, atrik Schmittat 12. Aufgabenblatt 07.02.2011 Hinweis: Der Schnelltest und die Aufgaben sollen in den Übungsgruppen bearbeitet werden.

Mehr

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl Übung zur Vorlesung Grundlagen Betriebssysteme und Systemsoftware (Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl (gbs-ws11@mailschlichter.informatik.tu-muenchen.de) http://www11.in.tum.de/veranstaltungen/grundlagenbetriebssystemeundsystemsoftwarews1112

Mehr

Aufgabe 4 : Virtueller Speicher

Aufgabe 4 : Virtueller Speicher Sommer 216 Technische Informatik I Lösungsvorschlag Seite 16 Aufgabe 4 : Virtueller Speicher (maximal 27 Punkte) 4.1: Generelle Funktionsweise (maximal 5 Punkte) (a) (1 Punkt) Nennen Sie zwei Gründe, weshalb

Mehr

Technische Informatik 2 Speichersysteme, Teil 3

Technische Informatik 2 Speichersysteme, Teil 3 Technische Informatik 2 Speichersysteme, Teil 3 Prof. Dr. Miroslaw Malek Sommersemester 2004 www.informatik.hu-berlin.de/rok/ca Thema heute Virtueller Speicher (Fortsetzung) Translation Lookaside Buffer

Mehr

Name: Vorname: Matr.-Nr.: 4. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen stets ein mikroprogrammierbares Steuerwerk verwenden.

Name: Vorname: Matr.-Nr.: 4. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen stets ein mikroprogrammierbares Steuerwerk verwenden. Name: Vorname: Matr.-Nr.: 4 Aufgabe 1 (8 Punkte) Entscheiden Sie, welche der folgenden Aussagen zum Thema CISC/RISC-Prinzipien korrekt sind. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen

Mehr

Linux Paging, Caching und Swapping

Linux Paging, Caching und Swapping Linux Paging, Caching und Swapping Inhalte Paging Das Virtuelle Speichermodell Die Page Table im Detail Page Allocation und Page Deallocation Memory Mapping & Demand Paging Caching Die verschiedenen Caches

Mehr

ZENTRALEINHEITEN GRUPPE

ZENTRALEINHEITEN GRUPPE 31. Oktober 2002 ZENTRALEINHEITEN GRUPPE 2 Rita Schleimer IT für Führungskräfte WS 2002/03 1 Rita Schleimer TEIL 1 - Inhalt Zentraleinheit - Überblick Architekturprinzipien Zentralspeicher IT für Führungskräfte

Mehr

Invalidierungs- und Update-basierte Cache-Kohärenz-Protokolle

Invalidierungs- und Update-basierte Cache-Kohärenz-Protokolle Invalidierungs- und Update-basierte Cache-Kohärenz-Protokolle Architecture of Parallel Computer Systems WS15/16 J.Simon 1 SC mit Write-Back Caches Beweisidee: Behandlung von Reads wie beim Write-Through

Mehr

Übung Praktische Informatik II

Übung Praktische Informatik II Übung Praktische Informatik II FSS 2009 Benjamin Guthier Lehrstuhl für Praktische Informatik IV Universität Mannheim guthier@pi4.informatik.uni-mannheim.de 22.05.09 11-1 Heutige große Übung Ankündigung

Mehr

CPU. Memory. Highest. Fastest. Smallest. Memory. Biggest. Lowest

CPU. Memory. Highest. Fastest. Smallest. Memory. Biggest. Lowest Speed CPU Size Cost ($/bit) Fastest Memory Smallest Highest Memory Slowest Memory Biggest Lowest Processor Data are transferred CPU Levels in the memory hierarchy Level Level 2 Increasing distance from

Mehr