Teil 1: Prozessorstrukturen

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Helmut Hartmann
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1 Teil 1: Prozessorstrukturen Inhalt: Mikroprogrammierung Assemblerprogrammierung Motorola 6809: ein einfacher 8-Bit Mikroprozessor Mikrocontroller Koprozessoren CISC- und RISC-Prozessoren Intel Pentium 1 Entwicklung Prozessorarchitektur seit 1990 zur weiteren Erhöhung der Leistung wurden in der Prozessorarchitektur folgende Erweiterungen/Modifikationen eingeführt: Superpipelining: bis zu ca. 20 Stufen in der Instruktionspipeline (führt zu hohen Leistungsverlusten bei Daten- und Kontrollkonflikten!) durch interne 8-64 KByte Instruktions- und Datencaches (L1) und externe 64 KByte bis 16 MByte große Caches (L2) werden häufige Zugriffe auf Arbeitsspeicher vermieden (und somit die Wahrscheinlichkeit für Datenkonflikte reduziert!) k-fache Superskalarität ( Instruction Level Parallelism, ILP): die nächsten k Instruktionen werden simultan aus dem Cache geholt und auf mehreren Funktionseinheiten parallel ausgeführt; hierdurch ist CPI<1 möglich, theoretisch sogar bis zu CPI=1/k! (parallele Ausführung nur möglich, wenn zwischen Folgeinstruktionen keine Datenabhängigkeiten bestehen!) 2 1

2 Entwicklung Prozessorarchitektur (Forts.) interne Out-of-Order (OOO) Befehlsausführung ermöglicht das vorzeitige Ausführen von erst später im Instruktionsstrom folgenden Instruktionen, wenn aktuelle Instruktion blockiert ist (Rückschreiben der Ergebnisse in Register bzw. Speicher muß aber in korrekter Reihenfolge, d.h. In-Order, erfolgen!) aufwendige Sprungvorhersage-Einheiten ( Branch Units ) ermöglichen eine in bis zu 98% aller Fälle korrekte Vorhersage bei bedingten Sprüngen und gestatten somit eine spekulative Ausführung vieler Instruktionen (bei Architekturen mit ILP, OOO und Superpipelining wird bei häufigen falschen Sprungvorhersagen der CPI-Wert drastisch erhöht, da jeweils ein hoher Aufwand zum Aufräumen der Pipeline erforderlich ist!) durch SIMD-Erweiterungen wird ein Data Level Parallelism (DLP) realisiert, bei dem mehrere in einem 64/128-Bit Register gepackte 8/16/32-Bit Daten parallel verarbeitet werden 3 Leistungssteigerung bei Intel x86 CPUs 4 2

3 IA-32 ISA IA-32 ist eine ISA für alle 32-Bit Prozessoren der x86-famile sehr mächtiger, typischer CISC-Befehlssatz, der bei jeder neuen x86-prozessorarchitektur vergrößert wurde: insgesamt mehr als 480 Befehlstypen beim Pentium 4 Instruction Set Reference Manual für Pentium 4 hat 964 Seiten! 24 Adressierungsarten acht 32-Bit Standard-Register, sechs 16-Bit Segment-Register und acht 80-Bit Gleitkomma-Register zur Kodierung einer Instruktion werden 1 bis 15 Byte benötigt: die SIMD-Erweiterungen (SIMD = Single Instruction Multiple Data ) arbeiten auf Gleitkomma-Registern (MMX) bzw. zusätzlichen 128-Bit Registern (SSE, ab Pentium III) 5 Intel Pentium II/III: Architektur alle x86 Zwei-Adress CISC-Instruktionen werden zunächst umgesetzt in interne RISC-Instruktionen (auch als Mikrooperationen bezeichnet: entweder Drei-Register-µOPs oder Load/Store-µOPs) (d.h. jede x86 Zwei-Adress-Operation mit einem Speicheroperanden resultiert in einer Load- und einer Verknüpfungs-µOP!) superskalare CISC/RISC-Umsetzung: in einer Instruction-Prefetch -Pipelinephase werden jeweils die nächsten 16 Instruktionsbytes vom Cache zur Dekodierung eingelesen 1 Dekoder generiert bis zu 4 µops aus einer komplexen x86-instruktion 2 Dekoder generieren jeweils 1 µop aus einer einfachen x86-instruktion maximal 3 CISC-Instruktionen können im günstigsten Fall in einem Takt dekodiert werden, d.h. theoretisch ist CPI 1/3 (Programmierer bzw. Compiler muß für hohe Leistung auf die 16-Byte Grenze achten und einen 1:2 Mix aus komplexen/einfachen Instruktionen erzeugen!) 6 3

4 Intel Pentium II/III: Architektur (Forts.) 118-Bit µops werden intern von einer OOOEE ( Out-Of-Order Execution Engine ) mit RISC-Mikroarchitektur und 40 Registern (für Benutzer nicht sichtbar) ausgeführt: die 3 Dekodierer schreiben µops in korrekter Reihenfolge in einen 40 µops (100 µops beim Pentium 4) fassenden Reorder Buffer (ROB) mittels einer Register Alias Table (RAT) werden den µops freie Ergebnisregister zugeordnet und auf IA-32 Register abgebildet; Operanden werden internen Registern zugeordnet oder IA-32 Registern entnommen die mit Registern versehenen µops werden einer Reservation Station (RS) übergeben, in der bis zu 20 µops auf die Fertigstellung ihrer Operanden warten von einem Dispatcher in der RS werden bis zu fünf µops, deren Operanden vorliegen, an 5 Funktionseinheiten zur Verarbeitung verteilt eine Retirement Unit entfernt je Takt max. 3 ausgeführte µops aus ROB, überprüft Gültigkeit und Datenabhängigkeiten zu folgenden µops und kopiert Inhalte interner Register in korrekter Reihenfolge in IA-32 Register 7 Intel Pentium II/III: Architektur (Forts.) 5 Funktionseinheiten: Integer Unit / FP Unit (kann sämtliche Integer/Gleitkomma- Operationen ausführen) Integer ALU (nicht für shift, mul, div Befehle) Load Address Unit (LAU) (zur Berechnung effektiver Adressen und Laden eines Wertes aus Cache) Store Address Unit (SAU) (zur Berechnung effektiver Adressen) Store Data Unit (zum Schreiben eines Wertes an die von SAU berechnete Adresse) Ein Memory Reorder Buffer (MOB) sorgt für korrekte Reihenfolge aller Load-/Store µops 8 4

5 Intel Pentium II/III: Architektur (Forts.) Instruktionspipeline mit 12 bis 17 Phasen (20 bei Pentium 4): separate arithmetische Pipelines werden bei den Befehlen mul, div, fadd, fmul, fdiv in Phase 10 initialisiert Durchsatz Dauer Ausführungszeiten in Pipeline: mul div fadd fmul fdiv 1 je Takt 1 je Takte 1 je Takt 1 je 2 Takte 1 je Takte 4 Takte Takte 3 Takte 5 Takte Takte 9 Vergleich Pentium / UltraSPARC / Alpha Pentium II/III UltraSparc II/III Alpha Superskalarität Pipelinestufen Out-of-Order Reorder Buffer Size Funktionseinheiten SIMD-Erweiterungen Register Caches (I, D, L2) BTB / BTAC Size Anzahl Transistoren Taktfrequenz (MHz) SPECint2000 (1 GHz) SPECfp2000 (1 GHz) 3-fach ja 40 Int/FP, Int, 3LS 2 MMX / 1 SSE 8(+40) Int, 8 FP 16k, 16k, 512k 0.5k 7.5M / 9.5M /500-1G / 408 / fach 9 / 14 nein 4 Int, 2 FP, 1 LS 2 VIS 136 Int, 32 FP 16/64k,16/64k,0.5-8M 2k / 16k 5.4M / 16M / 750-1G / 610 / fach 7-10 ja 80 4 Int, 2 FP, 2 LS 1 MVI 32(+48) Int, 32(+40) FP 64k, 64k, 1-16M 4k 15.2M 500-1G

6 Leistungsbewertung Maße zur Bewertung der Leistung eines Programmes P auf einem Prozessor bzw. einem System: ncycles ( P) CPI : CPI( P) = n ( Clocks per Instruction ) instr. ( P) MIPS : ninstr.( P) MIPS( P) = 6 ( Millions of Instruction per Second ): 10 t( P)[ s] Maximalleistung CPI min bzw. MIPS max (i.a. nicht sinnvoll) mittels eines Benchmarks kann die Leistung eines Systems für eine(n) Anwendung(smix) ermittelt werden; Beispiele: LINPACK ( Lösen eines linearen Gleichungssystems SPEC CPU 2000 ( SPECint2000 ist ein Mix aus 12 Integer-Programmen, u.a. mit gzip, gcc, crafty (Schach), perl SPECfp2000 ist ein Mix aus 14 Float-Prgrammen, u.a. mit equake, art (Neuronales Netz), mesa (3D-Grafik), facerec (Gesichterkennung) angegeben wird Leistungsverhältnis zu einer 300 MHz Sun Ultra 5 (= 100%)! 11 Ausblick Prozessorarchitektur Weitere neue Entwicklungen und Trends auf dem Gebiet der Prozessorarchitektur: VLIW ( Very Long Instruction Word ): Compiler sucht p unabhängige und somit parallel ausführbare Befehle (ggf. auch nop), die in einem 128- bis 1024-Bit Instruktionswort kodiert werden [Colwell, 1987] EPIC ( Explicitly Parallel Instruction Computing ): Compiler generiert in einem Instruktionswort p Befehle und ein Template, das angibt, ob Befehle parallel auszuführen sind, z.b. in Intel s IA-64 für p=3 realisiert ISAs mit Befehlsprädikaten (vgl. ARM) für bedingte Befehlsausführung ISAs mit Prefetch-Instruktionen zum Compiler-gesteuerten spekulativen Laden von Daten in Cache Multithreading -Prozessoren haben mehrere Registersätze zum schnellen Wechsel auf einen anderen Thread, wenn aktueller Thread z.b. wegen eines Speicherzugriffs oder Sprungbefehls warten muß, z.b. Sun MAJC Chip Multiprocessors enthalten mehrere identische CPUs auf einem Chip 12 6

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