11. Caches Pufferspeicher

Transkript

1 Lesepuffer um vorauszulesen: - erste Leseoperation hat lange Latenzzeit, - Folgedaten vorsorglich schon gelesen, - "prefetch buffer". 11. s 11.1 Pufferspeicher Schreibpuffer um ein Blockieren des schreibenden Prozesses zu vermeiden: - Bestätigung vom Puffer, nicht vom Adressaten, - blockiert erst, wenn Warteschlange voll ist, - Erste Schreiboperation ist schnell, - "posting buffer". Konsistenzprobleme entstehen => - durch Verzögerung in Warteschlange, - unverzögerte Unterbrechung (EOP), - verfrühtes Abholen falscher Daten, - verzögert geschriebene Daten. Umfangreiche Pufferung in den PCI Brücken. CPU EOP-Signal Device lesen schreiben 1 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

2 11.2 Hierarchien Pufferspeicher, welche Teile eines übergeordneten Speichers mit niedriger Latenzzeit bereitstellen. *** blau!! CPU Einstufiger : - Zugriff über FSB, - Vorsorglich Zugriff, - ZB. 1 anstatt 4 Zyklen. Zweistufiger : - Stufe 1 am internen Bus, - Kohärenz zw. L1 & L2? CPU L1 L2 Mehrprozessor s: - zb. MESI Protokoll, - Entlastung für FSB. In allen Fällen Konsistenz z.b. mithilfe CPU 1 CPU n.. 2 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

3 eines Busprotokolls gewährleisten. 3 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

4 11.3 Assoziativität von s Direct Mapped : Pro Hauptspeicheradresse ist immer nur eine Zeile möglich. Unterschiedliche Hauptspeicheradressen in einer zeile möglich. Leistungseinbussen bei ungünstigen Zugriffmustern. Byteadressierung innerhalb einer zeile. Tag- speichert die restlichen Adressteile. Adresse Tag-? 4 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

5 Voll assoziative organisation: Jede Adresse in jeder Zeile möglich, Pro Zeile und Zugriff ein Vergleich, Sehr viele Komparatorschaltkreise erforderlich. Adresse Tag-? 5 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

6 Wege Assoziativspeicher: Eine Adresse kann sich in genau 4 Zeilen befinden. Nur 4 Komparatorschaltkreise. Pro Zugriff 4 Vergleiche. Adresse Tag- Tag- Tag- Tag-? Typisch: Platform Size Line Size # of Lines Mapping Pentium 4 L1 Data 16 Kbyte 64 Bytes 256 lines 8 way set-associative Pentium 4 L2 512 Kbyte 128 Bytes 4096 lines 8 way set-associative G5 L1 Data 32 Kbyte 64 Bytes 512 lines 2 way set-associative G5 L2 512 Kbytes 128 Bytes 4096 lines 8 way set-associative 6 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

7 11.4 Durchschreibe-Strategie Wird -Zeile überschrieben, muß sie evtl. vorher zurückgeschrieben werden. Ganze -Zeilen (z.b. 32 Bytes) werden als Burst-Zugriffe transportiert. Write-Through (Leicht implementierbar): - -Inhalt sofort im Hauptspeicher nachführen, - Erhebliche Verzögerungen über den Speicherbus. Write-Back: - Modifikationen im durchführen, - -Inhalt erst beim Ersetzen zurückschreiben, - Ersatz einer Zeile dauert länger als Write-Through, - Trotzdem weniger Speicherbuszyklen erforderlich, - Konsistenzproblem zwischen & Hauptspeicher. Write-Allocate: - Neue Zeile anlegen, wenn bisher nicht im, - Evtl. modifizierte alte Zeile zurückschreiben, - Rest der neuen Zeile später nachladen, - Schwierige Implementierung. Hauptspeicher 7 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess CPU t t

8 11.5 MESI Zustände Relevant für Multiprozessorszenarien mit jeweils eigenem und gemeinsamem Frontside Bus. Im ist immer der MESI-Zustand für eine ganze vermerkt: - Invalid: zeile ungültig, Hauptspeicherzugriff erforderlich. - Shared unmodified: zeile und Hauptspeicher aktuell, fremde Kopien möglich. Zeile - Modified exclusive: zeile verändert und entsprechende Zeile im Hauptspeicher ungültig. - Exclusive unmodified: zeile und Hauptspeicher aktuell, keine Kopien in anderen s. Fremde müssen den Bus benutzen und deren Zugriff wird sichtbar (kein Write-Back/WB). Alter Zustand eigene Aktion fremde Aktion Lesen Schreiben Lesen Schreiben Invalid => shared => modified => invalid => invalid 1 Shared => shared => modified => shared => invalid 2 Exclusive => exclusive => modified => shared => invalid 3 Modified => modified => modified => shared after WB => invalid after WB 4 a b c d i d3 E c3 d4 a1 b3 d2 b1 S b2 c4 M 8 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

9 11.6 Bus-Abläufe für Pentium FSB Auf dem Frontside-Bus/Host-Bus zwischen North-Bridge und CPU (Pentium). Snooping sorgt für die Konsistenz der Speichersicht trotz verteilter s. Externer Bus-Master oder Partner-CPU fragt, ob von seiner -Zeile eine Kopie vorliegt: - HITM(out): lokale M-Kopie vorhanden, eventuell zurückschreiben, - INV(in): lokale Kopie gegenebenfalls invalidieren, - EADS(in): externe Adressenanfrage liegt vor, - HIT(out): lokale Kopie im. Weitere Bus-Signale (<P4): - CACHE(out): CPU meldet "cachable". - KEN(in): Device meldet "nicht cachable". - PCD(out): Seite als nicht cachable vermerkt. - PWT(out): Modifikationen immer sofort durchschreiben. - FLUSH(in): CPU markiert Daten-/Codecache als leer und schreibt Inhalte zurück. Neuer Prozessoren verwenden Page Attributes in speziellen Registern. F S B (in) (out) CPU (Slave) CPU (Slave) 9 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess