Grundlagen der Rechnerarchitektur

Transkript

1 Grundlagen der Rechnerarchitektur ARM, x86 und ISA Prinzipien

2 Übersicht Rudimente des ARM Assemblers Rudimente des Intel Assemblers ISA Prinzipien Grundlagen der Rechnerarchitektur Assembler 2

3 Rudimente der ARM ISA Grundlagen der Rechnerarchitektur Assembler 3

4 ARM (Advanced RISC Machine) Einsatz in eingebetteten Systemen Mobiltelefon PDA Router Spielekonsole Unterhaltungselektronik Wird in mehr als dreimilliarden Geräte pro Jahr verbaut [Patterson/Hennessey 2012] Grundlagen der Rechnerarchitektur Assembler 4

5 Vergleich zwischen ARM und MIPS Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 5

6 Vergleich zwischen ARM und MIPS: Instruktionen Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 6

7 Vergleich zwischen ARM und MIPS: Instruktionen Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 7

8 Vergleich zwischen ARM und MIPS: Instruktionen Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 8

9 Vergleich ARM und MIPS: Instruktionsformate Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 9

10 Vergleich und Bedingte Sprünge in ARM ARM verwendet die traditionellen i vier Condition Code i d Flags, die in einem Programm Status Register gespeichert sind: negative, zero, carry, und overflow Flags können für alle arithmetischen und logischen Operationen gesetzt werden (Modifikation der Flags kann für jede dieser Instruktionen als Option ein oder ausgeschaltet sein) Realisierung von bedingten Sprüngen Setzen der Flags Z.B. CMP: subtrahiere ein Operand vom anderen, ignoriere das Ergebnis, setze aber die Flags entsprechend Z.B. CMN: analog wie vorher nur für die Addition Z.B. TST: berechne logische AND zwischen zwei Operanden und setze mit Ausnahme des Overflow Flags die übrigen Flags entsprechend Z.B. TEQ: analog wie vorher nur mit OR Springen in Abhängigkeit der Flags Grundlagen der Rechnerarchitektur Assembler 10

11 Bedinge Ausführung von Instruktionen in ARM Jede Instruktion beinhaltet ein Condition Field, welches bestimmt ob die CPU die Instruktion ausführt oder nicht Nicht ih ausgeführte Instruktionen ki verbrauchen nur einen Clock Cycle aufgrund von Fetching und Decoding Bdi Bedingte Instruktionsausführung ermöglicht ölihtes viele il Branches einzusparen Dies erlaub sehr dichten In Line Code, ohne Branches Die Zeiteinbuße mehrere aufeinander folgende ausmaskierte Befehle zu bearbeiten ist häufig weniger zeitaufwendig als Braches oder Aufruf von Subroutinen Ausführung in Abhängigkeit it der Flags negative, zero, carry und overflow Bildquelle: The ARM Instruction Set ARM University Program V1.0 Grundlagen der Rechnerarchitektur Assembler 11

12 Befehls Postfixe Grundlagen der Rechnerarchitektur Assembler 12

13 Beispiel Um einen Befehl nur bedingt auszuführen, wird dieser einfach mit der entsprechenden Bedingung g als Postfix versehen Zum Bi Beispiel ilhtdi hat die Additionsinstruktion i t die folgende Form: ADD r0,r1,r2 ; r0 = r1 + r2 Um diese Addition auszuführen nur dann wenn das Zero Flag gesetzt ist verwende den Postfix EQ, also: ADDEQ r0,r1,r2 ; If zero flag set then ;... r0 = r1 + r2 Grundlagen der Rechnerarchitektur Assembler 13

14 ARM und MIPS Unterschiede zwischen Adressierungsmodes Erinnerung Register Operand in MIPS: add $s0, $s2, $s4 # $s0 = $s2 + $s (Instruktionstyp: R Typ) Erinnerung Immediate Operand in MIPS: addi $s0, $s2, 42 # $s0 = $s (Instruktionstyp: I Typ) Erinnerung Register plus Offset in MIPS: lw $t0, 12($s0) # $t0 = Inhalt der Speicherstelle $s2+12 Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 14

15 Rudimente der X86 ISA Grundlagen der Rechnerarchitektur Assembler 15

16 Jahr Entwicklung der Intel x86 Architektur Ereignis 1978 Intel bringt die Bit Architektur heraus. Der 8086 ist Assembler Sprachen kompatibel zu der bisher sehr erfolgreichen Intel Bit Architektur Intel bringt den 8087 Floating Point Coprozessors raus. Der 8087 erweitert den 8086 um 60 Floating Point Instruktionen. Der 8087 basiert auf einem Stack anstatt auf Registern Der erweitert den 8086 um einem 24 Bit Adressraum, ausgeklügeltem Memory Mapping M und einem Protection Mode Der erweitert den um einen 32 Bit Adressraum, 32 Bit Register, weitere Adressierungsarten, Genral Purpose Register, Paging Unterstützung und segmentierte Adressierung Die nachfolgenden von 1989, Pentium von 1992 und Pentium Pro von 1995 wurden hauptsächlich in der Performance verbessert. Nach außen änderte sich der Instruktionssatz nur um vier weitere Instruktionen: drei als Unterstützung für Multiprocessing und ein Conditional Move. Grundlagen der Rechnerarchitektur Assembler 16

17 Jahr Entwicklung der Intel x86 Architektur Ereignis 1997 Erweiterung der Pentium Architektur um MMX (Multi Media Extensions). 57 neue Befehle auf Basis des Floating Point Stackszur Beschleunigung von Multimedia und Kommunikations anwendungen. MMX arbeitet nach dem Prinzip SIMD (Single Instruction Multiple Data). Es kommt auch der Pentium II raus; allerdins noch ohne MMX Intel bringt den Pentium III mit zusätzlichen 70 SSE (Streaming SIMD Extensions) Befehlen heraus. Hinzufügung von 8 Registern mit 128 Bit Breite. Erlaubt vier parallele 32 Bit Floating Point Operationen Operationen. Cache Prefetch Instruktionen und Cache Bypass Funktionen für direktes Schreiben in den Speicher Intel fügt weitere 170 Befehle mit der Bezeichnung SSE2 hinzu. Dies erlaubt jetzt paare von parallelen 64 Bit Operationen. Der erste Rechner mit SSE2 ist der Pentium AMD erweitert die x86 Architektur von 32 Bit auf 64 Bit und bring den AMD64 auf den Markt. Registergröße 64 Bit, Erhöhung der Register auf 16 und der 128 Bit SSE Register auf 16 und weiteres. Es gibt verschiedene Ausführungs Modes: long mode (alles in 64 Bit ausführen), legacy mode (identisch mit x86) und compatibility mode (user programme x86 und OS 64 Bit). Grundlagen der Rechnerarchitektur Assembler 17

18 Jahr Entwicklung der Intel x86 Architektur Ereignis 2004 Intel baut einen Nachfolger der AMD64 Architektur, den EM64T. Zusätzliche 128 Bit atomic compare and swap. Intel bringt die Media Erweiterung SSE3 heraus. 13 weitere Befehle zur Unterstützung von komplexer Arithmetik, Grafikoperationen auf Array Strukturen, Video Encoding, Floating Point Conversion und Thread Synchronisation Intel bringt das SSE4 Instruktionsset mit 54 weiteren Instruktionen heraus. Summe absoluter Differenzen, Skalarprodukt von Arrays, Sign und Zero Extension, Population Countund und weiteres. Unter anderem auch Unterstützung von Virtuellen Maschinen AMD bringt weitere 170 Instruktionen als Teil von SSE5 heraus. Unter anderem 46 Instuktionen des Basis Instruktionsset um Drei Operanden Instruktionen wie bei MIPS erweitert Intel bringt die Advanced Vector Extension heraus, die die SSE Register von 128 auf 256 Bit erweitern. Zusätzlich werden 128 neue Instruktionen hinzugefügt. Grundlagen der Rechnerarchitektur Assembler 18

19 Zusammengefasst Liste der Befehle: en.wikipedia.org/ wiki/x86_instruction_listings Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 19

20 Das Register Set 8 allgemeine Register 6 Segment Register Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 20

21 Instruktionstypen für Arithmetik, Logik und Datentransfer Immediate kann 8, 16 oder 32 Bit sein Arithmetische, logische und Datentransfer Instruktionen sind Zweioperanden Instruktionen Ein Register ist somit immer Source und Destination Register in einem MIPS und ARM hingegen erlauben Drei Operanden Instruktionen Ein Operand kann direkt im Speicher liegen Optionen: Adressgröße kann entweder 8 Bit oder 32 Bit sein (Displacement genannt) Bei MIPS und ARM dürfen Operanden nur Register sein Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 21

22 Integer Operationen Jede Operation arbeitet auf 8 Bit und einer längeren Datengröße die als Default Adressgröße festgelegt wird (Mode 16 Bit oder 32 Bit) Schon seit 8086 können Befehle mit Prefixen versehen werden Lock the bus to support synchronization Repeat the following instruction until the ECX Register counts down to 0... Seit gib es noch den Prefix Override default address size (Damit lässt sich ein Befehl mit 32 Bit Adressgröße im 16 Bit Mode und umgekehrt ausführen) Grundlagen der Rechnerarchitektur Assembler 22

23 Typische Instruktionen Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 23

24 Typische Instruktionsformate Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 24

25 ISA Prinzipien

26 Wo befinden sich die Operanden? Bildquelle: John L. Hennessy und David A. Patterson, Computer Architecture, Fifth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 26

27 Code Beispiel für die Stack Architektur Die Code Sequenz C = A + B wird wie folgt bearbeitet Push A Push B Add Pop C Bildquelle: John L. Hennessy und David A. Patterson, Computer Architecture, Fifth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 27

28 Code Beispiel für die Accumulator Architektur Processor Die Code Sequenz C = A + B wird wie folgt bearbeitet Memory Load A Add B Store C Bildquelle: John L. Hennessy und David A. Patterson, Computer Architecture, Fifth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 28

29 Code Beispiel für die Register Memory Architektur Processor Die Code Sequenz C = A + B wird wie folgt bearbeitet Memory Load R1, A Add R3, R1, B Store R3, C Bildquelle: John L. Hennessy und David A. Patterson, Computer Architecture, Fifth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 29

30 Code Beispiel für die Load Store Architektur Processor Die Code Sequenz C = A + B wird wie folgt bearbeitet Memory Load R1, A Load R2, B Add R3, R1, R2 Store R3, C Bildquelle: John L. Hennessy und David A. Patterson, Computer Architecture, Fifth Edition, 2012 Grundlagen der Rechnerarchitektur Assembler 30

31 Die wichtigsten Klassen heutzutage General Purpose Register Architektur Beispiel x86er 16 General Purpose Register 16 Floating Point Register Beispiel MIPS 32 General Purpose Register 32 Floating Point Register Unterscheidung in Register Memory ISA Load Store ISA Grundlagen der Rechnerarchitektur Assembler 31

32 Zusammenfassung und Literatur Grundlagen der Rechnerarchitektur Assembler 32

33 Zusammenfassung Kenntnis einer Assemblersprache erleichtert den Einstieg in andere Wesentlicher unterschied CISC, RISC Nach Praxis mit MIPS sollte es möglich sein mit Handbuch der Befehle anderer ISAs in Assembler zu programmieren. (Natürlich Kenntnis der Rechnerarchitektur erforderlich; also nächste Kapitel: CPU, Mem, IO) Grundlagen der Rechnerarchitektur Assembler 33

34 Literatur [PattersonHennessy2012] David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, Real Stuff: ARM Instructions 2.17 Real Stuff: x86 Instructions [HennessyPatterson2012] John L. Hennessy und David A. Patterson, Computer Architecture, e Fifth Edition, Defining Computer Architecture A.2 Classifying Instruction Set Architectures Grundlagen der Rechnerarchitektur Assembler 34