8 Der Datenverkehr von/zu den Peripheriegeräten

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1 Binäre Ein-/Ausgaben (Parallel Input/Output) 8 Der Datenverkehr von/zu den Peripheriegeräten Jetzt soll genauer untersucht werden, welche Merkmale die Schnittstellen der Datenflüsse zu den peripheren Geräten haben. Für PC-Anwender sind diese Schnittstellen an entsprechenden Steckern erkennbar, die sich gemäß den gerätespezifischen Schnittstellen-Standards entwickelt haben. Gemäß den typischen Datenübertragungsgeschwindigkeiten über diese Stecker kann man die Peripheriegeräte in zwei Gruppen einteilen: Die Geräte, bei denen die Übertragungsgeschwindigkeit ein wichtiges Merkmal für die Gesamtleistung des Computersystems ist, z.b. Disks, Graphiksysteme. Die Geräte, deren Übertragungsgeschwindigkeit von mechanischen Vorgängen abhängt, z.b. Drucker, Tastaturen, Mäuse, Scanner. Hier interessieren zunächst die Geräte mit einer geringen effektiven Datenrate. Es gibt das schon lange bestehende Konzept, auf dem Motherboard für jedes anzuschließende Gerät eine eigene Stecker-Schnittstelle (Interface) vorzusehen. Das nennt man das konventionelle (oder ererbte) Konzept, dessen Eigenschaften zuerst erklärt werden. Das alternative Konzept sieht als Schnittstelle die Stecker eines Bussystems vor, über den die Daten seriell mit hoher Geschwindigkeit übertragen werden. Die gerätespezifischen Schnittstellen entfallen. Vielmehr hat jedes Gerät die gleiche Busschnittstelle. Die Ordnung bei der gemeinsamen Nutzung des Bussystems wird durch ein entsprechendes Übertragungsprotokoll hergestellt (universal serial bus = USB). Dieses heute übliche Anschlusskonzept für Peripheriegeräte wird danach erklärt. Dann geht es um Geräte mit großer effektiver Datenrate. Als Beispiel werden die Funktionen von Festplatten-Laufwerken und Controllern erläutert. 8.1 Das konventionelle Konzept für Geräte mit geringen Datenraten und mit gerätespezifischen Schnittstellen Oder: Das Erbe der vorausgegangenen PC-Generationen (legacy equipment) Binäre Ein-/Ausgaben (Parallel Input/Output) Eine typische Aufgabe von Mikrocontrollern ist es, binäre Signale von Schaltungen einzulesen und zu Signalen zu verarbeiten, die als binäre Steuersignale in die Schaltung zurück wirken. Die Schnittstelle zwischen der Schaltung und dem Mikrocontroller wird also durch eine bestimmte Anzahl von binären Einzelsignalen gebildet, die entweder in der außen liegenden Schaltung erzeugt und zum Mikrocontroller übertragen werden (Eingabe-Richtung) oder im Mikrocontroller erzeugt und zur Schaltung übertragen werden (Ausgabe-Richtung). 233

2 Binäre Ein-/Ausgaben (Parallel Input/Output) Die Ein/Ausgabe-Schaltungen von Mikrocontrollern sind so aufgebaut, dass man an den Ein/Ausgabe-Pins einzeln wahlweise ausgeben bzw. einlesen kann. Man kann jeden Pin zu jeder Zeit in der einen oder in der anderen Richtung betreiben. Nebenstehend ein Beispiel mit acht einzeln geschalteten Ein- und Ausgaben. Für die Ausgabe muss dem Treiber ein stabiler Binärspeicher vorgeschaltet sein. - Ein von außen kommendes Binärsignal kann nur dann korrekt eingelesen werden, wenn der - nach außen wirkende - Treiber in den neutralen Zustand geschaltet wurde. In einem PC-System ist die Verarbeitungszentrale nun nicht ein Mikrocontroller, sondern universell einsetzbarer Mikroprozessor, der aber nicht über eine geeignete Schnittstelle verfügt, wie sie eben beschrieben wurde. Diese Schnittstelle muss erst über geeignete ergänzende Schaltungen außerhalb des Mikroprozessors geschaffen werden. Früher konzipierte man dafür besondere ICs; heute werden die Funktionen im IO-Controller des Chipsatzes realisiert. Beim Entwurf von Mikrocontrollern wurde Wert darauf gelegt, dass man jeden Pin während der Anwendung in beliebiger Richtung betreiben kann. Ein entsprechend entworfener Mikrocontroller ist flexibel an unterschiedliche Anwendungen anpassbar. Die Anwendungen für einen Mikroprozessor auf einem Motherboard brauchen diese Flexibilität nicht. Es genügt, Signalbündel von 4 oder 8 Einzelsignalen jeweils als Gruppe entweder als Eingabe- oder als Ausgabesignale zu nutzen. Nebenstehend erkennt man zwei Bündel von 4 Signalen, die wahlweise auf Ein- oder Aisgabe geschaltet werden können. Die obere Gruppe ist in diesem Beispiel auf Eingabe geschaltet, die untere auf Ausgabe. In manchen Anwendungen genügt es nicht, die Signale eines Signalbündels einfach auszugeben, ohne mit einem zusätzlichen Binärsignal anzuzeigen, dass das Ausgabewort anliegt. In der Eingaberichtung gilt genau so, dass die außen liegende Schaltung das Eingabewort anlegt und mit einem zusätzlichen Binärsignal anzeigt, dass es zum Abholen bereit ist. Nebenstehend erkennt man eine (spiegel-) symmetrisch strukturierte Schnittstelle: von der Mitte gesehen zuerst ein Bündel mit 4 Signalen, dann ein Bündel mit 8 Signalen. Jede Hälfte dient der Realisierung einer eigenständigen Schnittstelle zur byteweisen Ein- oder Ausgabe mit Hilfe eines binären Melde- und Antwort-Signals (Handshake- Signale). Das wird im Folgenden mit Hilfe von Signal-Zeit-Diagrammen erklärt. 234

3 Binäre Ein-/Ausgaben (Parallel Input/Output) Zum Grundsätzlichen einer solchen Ausgabe-Schnittstelle: Wenn nicht feststeht, wann der Prozessor eines Computers ein Datenwort ausgibt, dann gibt es für den Entwurf der Steuerung im peripheren Gerät zwei Strategien: das Gerät fragt zyklisch ab, ob sich an der Datenquelle etwas geändert hat, oder das Gerät bekommt eine Meldung, dass ein Datenwort anliegt. Die zweite Strategie führt nur dann zu Aktionen im peripheren Gerät, wenn sie nötig sind. Sie bedeutet in der Regel einen geringeren Aufwand bei der Realisierung. Hat man sich für das Meldekonzept entschieden, dann muss man es konsequent vervollständigen. Auf die Meldung von der zentralen Seite sollte eine Meldereaktion von der Gegenseite folgen. Dieses Wechselspiel entspricht einem Handschlag-Verfahren (Handshake). Es werden nacheinander Ereignisse gemeldet, die der jeweiligen Gegenseite über den Fortschritt der für den Datenaustausch vereinbarten Aktionen berichten. zentrale Einheit Datenwort ist bereit Datenwort ist abgeholt periphere Einheit Abholmeldung ist angekommen Ein solches Verfahren versichert die Partner gegenseitig während des gesamten Ablaufes der folgerichtigen Aktionen. Für nächste Ausgabe bereit Es kann einfach mit Überwachungsfunktionen ergänzt werden, die den zeitlichen Ablauf prüfen. Zwischen den Ereignissen gibt es genau vereinbarte Verarbeitungszeiten, deren zeitliche Überschreitung man feststellen kann. Ein sehr anschaulicher englischer Begriff hierfür ist Watchdog-Schaltung. Die nächste Frage ist, wie man die Meldungen signaltechnisch ausdrückt. Man ordnet z.b. jeder Meldung ein binäres Signal zu. Der eine Signalpegel sagt aus: Meldung da, der andere: keine Meldung. Der Übergang in den Zustand Meldung da gibt das Ereignis an, dass die Meldung entstanden ist. Ein Übergang in einer Richtung macht immer einen Übergang in der anderen Richtung notwendig, um wieder in den Ausgangszustand zu kommen. Mit diesen beiden Übergängen kann man also zwei verschiedene Meldungen in Empfängerrichtung ausdrücken. L H zentrale Einheit Datenwort ist bereit Datenwort ist abgeholt periphere Einheit L H Im nebenstehenden Beispiel sind es z.b. die Meldungen Datenwort ist bereit und Abholmeldung ist angekommen, die mit einem binären Signal zur peripheren Einheit gelangen. Abholmeldung ist angekommen Für nächste Ausgabe bereit Nach diesem Konzept realisiert Intel die byteweise Ausgabe mit Handshake- Verfahren. 235

4 Binäre Ein-/Ausgaben (Parallel Input/Output) Dabei wählte Intel funktionsgerechte, aber firmenspezifische Bezeichnungen: Output Buffer Full für das Signal zur peripheren Einheit, Acknowledge für das Signal zur zentralen Einheit. Die Aktionen, die mit den einzelnen Meldungen verbunden sind, werden in Bild 8.1 definiert. Das Write#-Signal zeigt die Aktion des Prozessors bei der Ausführung des Schreib-Befehls. ACK# (Acknowledge) INTR (Interrupt Request) OBF# Output Buffer Full) Prozessor schreibt ein Byte in das Ausgabe-Register; Interface-Einheit deaktiviert den Interrupt-Request Interface-Einheit gibt das Byte aus und meldet es mit OBF#=Low Externe Einheit meldet die Übernahme des Byte, ACK#=Low Interface-Einheit meldet als Antwort: Ausgabe-Register leer: OBF#=High Externe Einheit meldet das Ende, ACK#=High; Interface Einheit meldet es mit INTR=High nach innen Output Buffer Full# Acknowledge# Write# Interrupt Request Daten Bild 8.1: Bitparallele Interface-Einheit in der Betriebsart: Ausgabe eines Bytes mit Handshake-Signalfolge Nun kann man mit den gleichen grundsätzlichen Überlegungen die byteweise Eingabe konzipieren. Die Initiative liegt in diesem Fall beim peripheren Gerät und die Reaktion bei der zentralen Einheit. Die Kodierung der Meldungen richtet sich danach, ob man die Signale als activ-low oder als activ-high definiert. Für beides gibt es nebenstehend ein Beispiel. Meistens entscheiden schaltungstechnische Gründe, ob man das eine oder andere tut. L H zentrale Einheit Datenwort ist bereit Datenwort ist abgeholt periphere Einheit Abholmeldung ist angekommen Für nächste Eingabe bereit L H Nach diesem Konzept realisiert Intel die byteweise Eingabe mit Handshake- Verfahren. Die Bezeichnungen der Signale sind: Strobe für das Signal zur zentralen Einheit, Input Buffer Full für das Signal zur peripheren Einheit. Die Aktionen, die mit den einzelnen Meldungen verbunden sind, werden in Bild 8.2 definiert. Das Read#-Signal zeigt die Reaktion des Prozessors bei der Ausführung des Lese-Befehls. 236

5 Binäre Ein-/Ausgaben (Parallel Input/Output) STB# (Strobe) INTR (Interrupt Request) IBF (Input Buffer Full) Externe Einheit sendet ein Byte und meldet es mit STB#=Low Interface-Einheit übernimmt das Byte und meldet es mit IBF=High Externe Einheit deaktiviert das Meldesignal, STB#=High; Interface-Einheit erzeugt einen Interrupt Request, INTR=High Prozessor liest mit einem Input-Befehl das Byte aus dem Eingaberegister Interface Einheit meldet es mit IBF= Low nach außen und mit INTR=Low nach innen Strobe# Input Buffer Full Read# Interrupt Request Daten Bild 8.2: Bitparallele Interface-Einheit in der Betriebsart: Eingabe eines Bytes mit Handshake-Signalfolge Aus der Sicht des hardware-nahen Programmierers sind die signaltechnischen Aspekte verdeckt. Sein Modell der Funktionen der bitparallelen Interface-Einheit reduziert sich auf das Modell der Speicherzellen, die er mit den Maschinenbefehlen erreichen kann. Die Speicherzellen sind hier IO-Register. Nebenstehend das Intel-Beispiel: Man unterscheidet Daten-, Zustands(Status)- und Steuer(Command)-Register. Die Daten-Register enthalten die auszugebenden Bits bei der Ausgabe oder die einzugebenden Bits bei der Eingabe oder den Zustand der Handshake-Signalbits. Das Command-Register wird vom Prozessor so geladen, dass die gewünschte Betriebsart entsteht. Der Prozessor kann das Statusregister lesen, um Meldungen über den Betriebszustand zu erfassen. Jedes Datenregister hat eine eigene Adresse, das Commandund das Statusregister haben eine zusammen. Da das erste nur geschrieben und das zweite nur gelesen werden kann, kann man sie mit Hilfe des Signals unterscheiden, das die Übertragungsrichtung angibt. Daten- Register A Status- Register Command- Register Daten- Register B Daten- Register C Dieses Beispiel dient zur Verdeutlichung des Modells, das sich ein hardware-naher Programmierer von einer Interface-Einheit macht. Die Adressen müssen im Host- Adressraum zugeordnet werden sprachlich salopp oft als Mapping oder Mappen bezeichnet. 237

6 Binäre Ein-/Ausgaben (Parallel Input/Output) Die Adressen des IO-Adressraums sind von den Programmierern der PC- Betriebssysteme fest belegt worden und die Zuordnung ist aus Kompatibilitätsgründen so geblieben. Die Details dieser historischen Festlegung sind unwichtig geworden. Die bitparallele Interface-Einheit macht noch ein weiteres Funktionsmerkmal deutlich, das für den Betriebsablauf in Computersystemen wichtig ist: die Entstehung von Interrupt-Requests und ihre Bedeutung für den Programmablauf. Das Meldeereignis, dass eine Ausgabe endgültig abgeschlossen ist, muss zur Folge haben, dass die nächste Ausgabe gestartet wird, wenn noch etwas auszugeben ist. Wie nun synchronisiert sich die Programmsteuerung, die das entscheidet, auf das Meldeereignis? Es gibt zwei Konzepte. Das erste geht davon aus, dass die Programmsteuerung nach der Ausgabe in einen Wartezustand geht, bei dem sie zyklisch den Schaltzustand der Meldevariable (Acknowledge) abfragt. Sobald diese den Fertig-Schaltzustand angibt, verlässt die Programmsteuerung den Wartezustand und setzt mit den nächsten Ausgabe- Aktionen fort. Das Verfahren wird Pollen genannt sein markantes Merkmal: es vergeudet Prozessorleistung, die sinnvoller genutzt werden könnte. Will man den Prozessor während des Wartens sinnvoll nutzen, braucht man eine Entkopplung der Programmsteuerung von den Vorgängen der Peripherie, auf deren Ende-Meldung man wartet. Wenn man das zulässt, muss man für eine Unterbrechung und Neuordnung des Programmablaufes sorgen, wenn das Meldeereignis eintritt. Das ist die Aufgabe der Interrupt-Behandlung, die auf den Interrupt-Request folgt. Dieses (zum Pollen) alternative Konzept ist das geeignete Konzept für Multi-Task- Betriebssysteme. Außer den bitparallelen Ein/Ausgaben gibt es noch weitere wichtige Funktionen zur Unterstützung des Betriebsablaufes in Computersystemen Uhren und Zähler (Timer und Counter) Zeitbezogene Größen sind immer dann in einem Computer wichtig, wenn der Programmablauf von zeitbezogenen äußeren Ereignissen abhängt. Im typischen PC- Umfeld ist das die interne Uhr, die z.b. synchron zu den Uhren in anderen Rechnern gehalten werden muss, wenn zeit- und datumsechte Ergebnisse gefordert werden. Beim Einsatz von PCs in der Prozesstechnik sind die Anforderungen an die Echtzeitfähigkeit des PC-Betriebes noch höher. Um das zu unterstützen, muss man entsprechende Interface-Funktionen schaffen. 238

7 Uhren und Zähler (Timer und Counter) Man kann sie wie im Bild 8.3 gliedern: Erzeugung einer Signalflanke nach einer einstellbaren Zeit Erzeugung eines Signalpulses nach einer einstellbaren Zeit nicht-periodische Vorgänge Erzeugung eines Rechteck- Signales mit einstellbarer Periodendauer Erzeugung eines Rechteck- Signales mit einstellbarem Tastverhältnis durch einstellbare Periodendauer periodische Vorgänge Bild 8.3: Beispielhafte Timer/Counter-Funktionen Es ist offensichtlich, dass mit allen vier dargestellten Funktionen eine Zählerfunktion verbunden ist. In allen Fällen wird ein Zähler mit einem Anfangswert 4 geladen. Bei der Weckfunktion mit Signalflanke wird das ausgegebene Signal beim Laden mit dem Anfangswert in den labilen Zustand (hier Low) gesetzt. Die folgenden 4 negativen Taktflanken eines Taktsignales bewirken das schrittweise Herabzählen des Zählers. Beim Wert Null kippt das Signal wieder in seinen stabilen Wert. Die Zeit zwischen dem Setzen des Zählers und seinem Ablaufende beträgt Zähleranfangswert x Periodendauer des Taktes. Man kann das mit einer Eieruhr vergleichen, die aufgezogen wird und nach der eingestellten Weckzeit einen Alarm gibt. Um genau zu sein: Die erste negative Taktflanke nach dem Laden des Anfangswertes zählt als zeitlicher Nullpunkt. Da das Laden des Zählers durch einen Output-Befehl erfolgt, der nie ganz synchron zu den negativen Taktflanken erfolgt, muss man mit dieser Ungenauigkeit rechnen. Wenn man nach der Weckzeit einen Puls haben will, muss man die alternative Betriebsart einstellen. Um periodische Signale zu erzeugen, muss man den Zähler automatisch nach dem Ablaufen wieder auf den Anfangswert setzen. Hier wird gezeigt, wie sowohl positive wie negative Taktflanken den Zähler herabzählen, damit sich eine Periodendauer von Zähleranfangswert x Periodendauer des Taktes ergibt. Bei Rechtecksignalen hat man das Tastverhältnis als das Verhältnis der Pulsdauer zu der Periodendauer definiert. Wenn die Pulsdauer eine Taktperiodendauer ist und die Periodendauer mit dem Zähleranfangswert eingestellt wird, dann kann man auch ein periodisches Signal mit dem Tastverhältnis 1/Zähleranfangswert einstellen, wie es im Bild 8.3 unten gezeigt wird. 239

8 Uhren und Zähler (Timer und Counter) Bei den beiden Weckerfunktionen beginnt der Zeitablauf mit der ersten negativen Taktflanke nach dem Setzen des Anfangswertes. Manchmal ist es wünschenswert, den Anfang von außen zu bestimmen, d.h. ihn von einem externen Triggersignal abhängig zu machen. Das wären zwei zusätzliche Betriebsarten mit (von außen) getriggertem zeitlichen Anfang für die Weckerfunktionen. Die von Intel realisierte Interface-Einheit mit diesen Funktionen enthält drei voneinander unabhängige Timer/Counter-Einheiten, die wahlweise für eine der genannten 6 Betriebsarten eingestellt werden können. Auch hier spricht man von drei Kanälen. Jeder Kanal hat nach außen drei binäre Signale: den Clock-Eingang zur Einprägung des Taktes, den Gate-Eingang zur Einprägung von Triggerereignissen, den Out-Ausgang mit dem erzeugten Signal. Steuerung und Interface zur Gastgeberschaltung Zähler0 Zähler1 Zähler2 CLK0 GATE0 OUT0 CLK1 GATE1 OUT1 CLK2 GATE2 OUT2 Das Programmiermodell der Timer/Counter-Funktionseinheit umfasst die drei Zähler-Register sowie ein Command-Register zur Einstellung der Betriebsart. Wenn ein Zähler abgelaufen ist, erscheint dieses Ereignis als Signalpegel-Übergang am Ausgang Out. Man kann dieses Signal also als Meldesignal für einen Interrupt Request nutzen. Zähler- Register 0 Zähler- Register 1 Zähler- Register 2 Die Timer/Counter sind so als Zeitbasen für zeitabhängige Steuervorgänge beim Programmablauf nutzbar. Command- Register Konventionelles Interrupt-Controller-Konzept (Intel) Im Folgenden geht es um den konventionellen Programmierbaren Interrupt Controller, dessen prinzipielle Arbeitsweise schon vorgestellt wurde. In den vorausgegangenen Erklärungen wurden mehrfach Beispiele zu Ereignissen gegeben, die Interrupt-Requests auslösen: die Übertragung eines Datenblockes durch einen Disk-Controller ist beendet, ein Zeichen wurde in den Tastaturpuffer eingegeben, ein Datenwort liegt im Eingabepuffer der bitparallelen Interface-Einheit und wartet auf das Einlesen, ein Datenwort ist aus dem Ausgabepuffer der bitparallelen Interface-Einheit übernommen worden, das nächste kann in den Ausgabepuffer geladen werden, ein Wecker ist abgelaufen, usw. 240

9 Konventionelles Interrupt-Controller-Konzept (Intel) Die Signale, die diese Ereignisse melden, gelangen als Interrupt Requests zum Interrupt-Controller. Dort werden sie bewertet; denn nur ein einziger Request von den mehreren, die möglicherweise gleichzeitig anliegen, kann auch durch die Interrupt Service Routine bedient werden, die zu ihm gehört. Da es mehrere sind und nur einer bedient werden kann, bildet sich eine Warteschlange. Die Reihenfolge der Bedienung von Interrupt-Requests Warteplätze sind Speicher für Kandidaten, die auf Bedienung warten. Durch Interrupt-Requests belegte Warteplätze sind Kandidaten auf Bedienung durch den Prozessor. Sobald also der Binärspeicher, der einem Interrupt-Request fest zugeordnet ist, beim Auftreten des Requests mit einer 1 belegt wird, heißt das, dass ein Wunsch auf Bedienung durch den Prozessor vorliegt. Angenommen, man hat 8 Warteplätze, die unabhängig voneinander besetzt werden können. Für die dort Wartenden muss man eine Regel vorgeben, in welcher Reihenfolge bedient wird. abnehmende Priorität bei der Bedienung [7]<[6]<[5]<[4]<[3]<[2]<[1]<[0] Lies [x] als Rang von x. Es wird für die Bedienung eine eindeutige Rangfolge für die numerierten Warteplätze festgelegt. Der Warteplatz 2 wird später um 8 Warteplätze erweitert. Die Nummern der hinzugekommenen Warteplätze werden durch Weiterzählen gebildet. Die Rangfolge wird sinngemäß angepasst. abnehmende Priorität bei der Bedienung [7]<[6]<[5]<[4]<[3]<[15]<[14]<[13]<[12]<[11]<[10]<[9]<[8]<[1]<[0] Die Binärspeicher aller Interrupt-Requests bilden eine parallele Anordnung von FlipFlops in einem Register, das man als Interrupt- Request-Register nennt. abnehmende Priorität bei der Bedienung [7]<[6]<[5]<[4]<[3]<[15]<[14]<[13]<[12]<[11]<[10]<[9]<[8]<[1]<[0] Interrupt-Request-Register Im Alltag ist es meistens so, dass man auf einer nicht unterbrochenen Bedienung besteht. Auf diese Anwendung bezogen heißt das, dass zu jedem Zeitpunkt nur ein einziger Request bedient wird. Dann genügen diese Warteplätze für die Bildung einer geordneten Warteschlange. Im Unterbrechungskonzept von Computersystemen wird meistens nach einer anderen Regel gehandelt: ein höher priorer Request kann die Bedienung eines niedriger prioren Requests unterbrechen. 241

10 Konventionelles Interrupt-Controller-Konzept (Intel) Würde man diese Regel im Alltag anwenden, dann käme man vielleicht auf die Idee, eine Warteschlange der unterbrochen Bedienten mit eigenen Bedienungsplätzen zu schaffen und die Bedienungsregel so zu modifizieren, dass diese, wenn sie warten müssen, zusammen mit denen, die noch unbedient warten, eine geordnete Warteschlange bilden. Stellt man sich auf den schlimmsten Fall ein, dass nämlich alle bis auf den absolut höchst prioren unterbrochen werden können, dann muss man jeden möglichen Bedienungsplatz in einen Warteplatz umwandeln können. Das bedeutet, dass die Bedienungsplätze in Zahl und Priorität den anderen Warteplätzen gleich sein müssen. Auf den Anwendungsfall bezogen muss ein entsprechendes Register vorgesehen werden, das man Interrupt-Service- Register nennt. abnehmende Priorität bei der Bedienung [7]<[6]<[5]<[4]<[3]<[15]<[14]<[13]<[12]<[11]<[10]<[9]<[8]<[1]<[0] Interrupt-Service-Register Ein Request rückt bei Bedienung in den entsprechenden Bedienungsplatz im Service- Register und macht den Platz im Request-Register frei Interrupt-Request-Register 0 Die Warteschlange mit dem höchst prioren an der Spitze erhält man sehr einfach durch eine bitweise ODER- Verknüpfung der beiden Register. abnehmende Priorität bei der Bedienung [7]<[6]<[5]<[4]<[3]<[15]<[14]<[13]<[12]<[11]<[10]<[9]<[8]<[1]<[0] Warteschlange Interrupt-Service-Register Interrupt-Request-Register bitweises ODER Der höchst priore an der Spitze ist zuerst Kandidat auf Bedienung und nach der Bewilligung (Interrupt-Acknowledge) auch der Bediente. Der höchst priore ist aber auch der Maßstab für folgende Interrupt-Requests. Nur wenn man ihn eindeutig kennt, kann man entscheiden, ob diese Requests ihn unterbrechen dürfen oder nicht. Im Bedienungsplatz wird er solange bedient, bis seine Bedienung fertig ist. Unterbricht ein höher priorer seine Bedienung, so bleibt der bisher Bediente dort und wartet, bis er wieder bedient wird. Das kann sich wiederholen. Am Ende der Bedienung verschwindet er aus dem Bedienungsplatz und verkürzt erst dann die Warteschlange. 242

11 Konventionelles Interrupt-Controller-Konzept (Intel) Bild 8.4 fasst die die Register-Struktur gemäß dem klassischen Intel-Konzept schematisch zusammen Interrupt Service Register Register zum Speichern der Requests, die zur Zeit bedient werden Interrupt Request Register Register zum Speichern der noch nicht bedienten Requests Ein Interrupt-Request ist fest einer Bitstelle in den beiden Registern zugeordnet (feste Position in der Warteschlange). Die Warteschlange wird in einer festen Reihenfolge abgearbeitet (hier von rechts nach links). Bild 8.4: Register zur Realisierung der Warteschlange der bedienten und noch nicht bedienten Interrupt Requests Ein beispielhaftes Szenario zur Verdeutlichung der Warteschlangenbedienung IRQ: lies Interrupt Request, IRR: lies Interrupt Request Register, ISR: lies Interrupt Service Register. Referenz heißt im folgenden die ermittelte höchst priore Anforderung. IRQ13 entsteht und aktiviert sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass er sofort bedient werden kann Deshalb wird das entsprechende Bit in ISR aktiviert, in IRR deaktiviert. Der Request kann deaktiviert werden. Das Service-Programm für IRQ13 wird gestartet IRQ9 entsteht und aktiviert sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass er eine höhere Priorität hat. Damit hat er die Berechtigung zur Unterbrechung des gerade ablaufenden Service-Programmes für IRQ13. Das entsprechende Bit in ISR wird aktiviert, das in IRR deaktiviert. Das Service-Programm für IRQ13 wird durch den Start des Service-Programmes von IRQ9 unterbrochen IRQ11 entsteht und setzt sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass seine Priorität kleiner ist. Damit hat er keine Berechtigung zur Unterbrechung. Es ergibt sich die (nach fallender Priorität geordnete) Warteschlange: IRQ11 (nicht bedient) und IRQ13 (bedient/unterbrochen)

12 Konventionelles Interrupt-Controller-Konzept (Intel) IRQ4 entsteht und setzt sein Bit in IRR. Der Vergleich mit der Referenz ergibt, dass seine Priorität kleiner ist. Damit hat er keine Berechtigung zur Unterbrechung. Es ergibt sich die Warteschlange: IRQ11, IRQ13, IRQ Das Service-Programm für IRQ9 ist fertig, d.h. seine Bedienung durch den Prozessor ist fertig, was es durch das Deaktivieren seines Bits in ISR anzeigt. Damit kommt es zur Bildung einer neuen Referenz und einem neuen Vergleich mit ihr. Das Ergebnis ist, dass IRQ11 die höchste Priorität hat. Sein Service-Programm wird gestartet. Es ergibt sich die Warteschlange IRQ11, IRQ4. Erst wenn das Service-Programm für IRQ11 sein Bit in ISR deaktiviert, geht es mit dem von IRQ13 weiter Das Verfahren wird von Intel als fully nested mode bezeichnet. Das diskutierte Beispiel zeigt, dass niederpriore Interrupt Requests durch höher priore beliebig verdrängt werden können. Das ergibt sich zwangsläufig aus der prioritätsabhängigen Bedienung der Warteschlange. Ein faireres Verfahren wäre, jedem Request zu garantieren, dass er innerhalb einer gewissen Zykluszeit zur Bedienung käme wie z.b. beim PCI-Arbiter. Auch eine solche Betriebsart ist im Intel-Konzept vorgesehen, soll hier aber nicht diskutiert werden. Der prozessorinterne Kontextwechsel bei der Bedienung von Interrupts Immer dann, wenn man den Ablauf eines Programmes unterbricht (d.h. einen gerade ablaufenden Prozess unterbricht), dann muss die Ablaufsteuerung dafür sorgen, dass der Ablaufzustand nicht verloren geht. Wie soll man sonst korrekt fortsetzen? Was bedeutet das auf der Register-Transfer-Ebene, die hier untersucht wird? Auf dieser Ebene wird der Programmzustand durch den Zustand der Prozessor- Register definiert. Prozessorregister haben den Zweck, Operanden bzw. die von der Befehlsverarbeitung erzeugten Ergebnisse aufzunehmen, Zeiger (Indizes, Pointer) aufzunehmen, die zu Variablen in Speicherzellen außerhalb des Prozessors verweisen, den für den Programmablauf maßgeblichen Zeiger zum aktuellen Befehl (Befehlszähler, instruction pointer, program counter) aufzunehmen, binäre Zustandsaussagen (Zahlenbereichs-Überlauf/kein-Überlauf bei der letzten Operation, Ergebnis-Null/nicht-Null bei der letzten Verknüpfung, usw. im Prozessor Status Wort) aufzunehmen, Zeiger in den Hilfsspeicher für die Rettung und Wiederherstellung des Kontextes des Programmablaufes bei Änderung der Programm-Ablaufebene (Stackpointer). 244

13 Konventionelles Interrupt-Controller-Konzept (Intel) Als Beispiel wird die Registerstruktur der Intel-Prozessoren 80X86/Pentium I bis III genommen. AX, BX, CX und DX sind Arbeitsregister, die wahlfrei Operanden, Ergebnisse und Zeiger aufnehmen können. Die Indexregister können nur Zeiger für den Zugriff zu Variablen aufnehmen. Das Stackpointer-Register wird ergänzt durch ein spezielles Register zur Rettung des Stackpointer-Zustandes unmittelbar nach einem Programm-Kontext-Wechsel. Das Instruction-Pointer-Register enthält das wichtigste Merkmal des Programmablaufzustandes. Das Prozessor Status Wort ist genau so wichtig wie die Register, die Verarbeitungsergebnisse aufnehmen; denn es enthält ebenfalls Ergebnisse. AX BX CX DX Source Index Destination Index Stackpointer Basepointer Instructionpointer Processor Status Word Der Instruction-Pointer ist das notwendige Merkmal zur Beschreibung des Ablaufzustandes eines Programmes. Er wird automatisch gerettet, wenn ein laufendes Programm zu Gunsten des Ablaufes einer Interrupt-Service-Routine unterbrochen wird. Die anderen Register werden nicht automatisch gerettet. Das bedeutet, dass sie zu Beginn der unterbrechenden Routine durch entsprechende Befehle gerettet werden müssen. Das ist nur notwendig, wenn die Register während des Ablaufes der Routine verändert werden. Da das nicht immer der Fall ist, hat man ihre Rettung nicht in den Automatismus einbezogen. Für die Rettung wird ein Speicher mit einer besonderen Zugriffstechnik verwendet, der sog. Stack. Der Stack wird durch Reservierung einer bestimmten Anzahl von Speicherzellen (Stacklänge) im Hauptspeicher realisiert. Man kann den Stack so konzipieren, dass er ausgehend vom kleinsten möglichen Adresswert gefüllt wird. (Konzept beim Microcontroller Intel MCS51). Der andere Ansatz, von dem höchsten Adresswert auszugehen und den Stack in Richtung kleiner werdender Adresswerte zu füllen, ist genau so brauchbar. (Intel-Prozessoren für PCs) Anfangszustand des Stackpointer = Basisadresse + Länge des Stack Basisadresse 245

14 Konventionelles Interrupt-Controller-Konzept (Intel) Zu Beginn der Benutzung des Stackspeichers zeigt der Stackpointer auf den obersten Rand des Stack. Der Stackpointer wird dekrementiert und das erste Wort gespeichert. Die nächsten Wörter werden auf die gleiche Art gespeichert. Wenn man den Prozessorzustand wieder herstellen will, muss man in der umgekehrten Reihenfolge lesen (Last In-First Out). Der Stackpointer wird nach jedem Lesevorgang durch Inkrementierung aktualisiert. automatisches Retten Push PSW Push AX Push BX Push CX Instruction Pointer PSW AX BX CX Return Pop PSW Pop AX Pop BX Pop CX Wenn alle durch einen Befehl geretteten Register wiederhergestellt sind, bleibt nur noch die Wiederherstellung des Instruction-Pointer-Registers. Das geschieht durch einen speziellen Rückkehr-Befehl, der meistens mit Return bezeichnet wird. Nach dem Return-Befehl soll das ursprüngliche Programm wieder an der richtigen Stelle fortgesetzt werden. Deshalb hat der Instruction-Pointer, der gerettet wird, immer den Adresswert des Befehls, der auf den folgt, der als letzter im unterbrochenen Programm abgelaufen ist. Angenommen, das Hauptprogramm wurde von der Service-Routine für IRQ13 unterbrochen und diese wieder von derjenigen für IRQ9. Der Stack nimmt nacheinander die geretteten Wörter auf. Die Zahl der Unterbrechungsebenen ist theoretisch unbegrenzt, praktisch natürlich durch die Länge des Stack. Wenn in jedem unterbrechenden Programm dafür gesorgt wird, dass der Stack ordnungsgemäß geräumt wird, dann ist mit dem abschließenden Return der Programmwechsel in die übergeordnete Ebene aus der Sicht des Stack endgültig abgeschlossen. Instruction Pointer unterbr. Hauptprgr. letzter wirksamer Push von IRQ13 Instruction Pointer unterbr. Service IRQ13 letzter wirksamer Push von IRQ9 Das Programmiermodell des Interrupt-Controllers Für den Programmierer stellt sich der Interrupt-Controller als eine Gruppe von vier 8- Bit-Register dar, die im IO-Adressraum vier Adressen belegen. Die Mehrfachnutzung für die unterschiedlichen Funktionen ist sehr speziell und soll hier nicht diskutiert werden. Der Interrupt-Controller wird im IO-Controller-Chip des Chipsatzes realisiert. 246

15 Ein- und Ausgaben über die bitparallele Standardschnittstelle (LPT) Ein- und Ausgaben über die bitparallele Standardschnittstelle (LPT) Ein typisches Gerät, das eine bitparallele Schnittstelle nahelegt, ist der Drucker. Den Standard für die Druckerschnittstelle hat ein marktbeherrschender Druckerhersteller bestimmt, und nicht ein IC- oder PC-Hersteller: Centronics. Das Kürzel für die Schnittstelle ist LPT. Die Schnittstelle hat einen signaltechnischen und einen programmtechnischen Aspekt. Sowohl das Signalbelegungsschema als auch das Registerschema der Schnittstelle sind im erkennbar. I/O-Adressen: Basisadresse Basisadressse Basisadresse D0 D1 D2 D3 D4 D5 D6 D7 ACK# BUSY Paper End Interrupt Request Error# STROBE# Automatic Line Feed INIT# Initialization Drucker Select Datenwort STROBE# Übernahme-Moment Handshake mit Pulsen BUSY Verzögerung, z.b. wenn die Ausführung eines carriage return abzuwarten ist. ACK# Bild 8.5: Register- und Signalschema der LPT-Schnittstelle Für den Programmierer stellt sich die Schnittstelle als eine Gruppe von drei 8Bit- Registern dar, die im I/O-Adressraum drei Adressen belegen. Die Funktion der Register und die Bedeutung der einzelnen Signale ergeben sich aus den sinnfälligen Bezeichnungen und dem Signal-Zeit-Diagramm. Man erkennt ein Handshakeverfahren auf der Basis von Pulsen (der Mindestlänge 1 µsec). Die Schaltung zur Realisierung einer LPT-Schnittstelle wird im IO-Controller-Chip des Chipsatzes realisiert. 247

16 Ein- und Ausgaben über die bitserielle Standardschnittstelle (COM) Ein- und Ausgaben über die bitserielle Standardschnittstelle (COM) Die COM-Schnittstelle ist die konventionelle Standardschnittstelle für Geräte, die bitseriell senden und empfangen. Dabei werden die Schaltungen zur Steuerung des bitseriellen Datenverkehrs mit sog. UARTs oder USARTs (universal asynchronous serial receiver/transmitter) realisiert. Diese wandeln die seriell empfangenen Datenwörter in bitparallele und umgekehrt die zu sendenden Datenwörter in serielle um. Außerdem enthalten sie eine Schaltung zur Steuerung des Datenverkehrs mit einem Modem. Dabei berücksichtigen sie einen (der fast identischen) Standards RS232C oder V.24 (Bild 8.6). Für den reinen bitseriellen Datenstrom braucht man nur drei Signale. I/O-Adressen: Basisadresse +0 Empfänger-Puffer- Register +3 Empfänger-Schieberegister Datenformat- Register Empfänger- Steuerung Received Data DCE > DTE Divisor Latch Access Bit = Teiler-Latch- Register (LSB) Teiler-Latch- Register (MSB) Modem-Steuer- Register Modem-Status- Register Baudraten- Generator Modem- Steuerung Modem- Signale 13 Signal Ground Interrupt-Aktiv- Register Interrupt-ID- Register Scratchpad- Register Interrupt Request Interrupt- Steuerung 1 14 Stifte am PC = DTE Der PC ist üblicherweise das Data Terminal Equipment, das angeschlossene Gerät ist das Data Carrier Equipment. +5 Serialisierungsstatus- Register Sendersteuerung +0 Sender-Puffer- Register Sender-Schieberegister Transmitted Data DTE > DCE Bild 8.6: Register- und Signalschema eines beispielhaften UART (8250) Für den Programmierer stellt sich jede COM-Schnittstelle als eine Gruppe von 9 8Bit- Registern dar, die im I/O-Adressraum 9 Adressen belegen. Als Stecker-Schnittstelle gibt es den ursprünglichen 25poligen Stecker und den vereinfachten 9poligen Stecker, der sich für PCs durchsetzte. Bei der Programmierung der LPT-Schnittstelle ist es notwendig, die protokollbedingte zeitliche Änderung der Signale direkt zu erzeugen bzw. zu berücksichtigen. Hier werden die Signale an der Schnittstelle durch Sender/Empfänger-Schaltungen erzeugt bzw. verarbeitet. Man stellt über Command-Wörter in den Steuerregistern die Betriebsart ein bzw. liest die Statuswörter in den Statusregistern, die Fertig- oder Fehlermeldungen sind. 248

17 Ein- und Ausgaben über die bitserielle Standardschnittstelle (COM) Die Unterscheidung von Data Terminal Equipment (Datenendeinrichtung) und Data Carrier Equipment (Datenübertragungseinrichtung) ist daraus entstanden, dass der Standard ursprünglich den Anschluss von digitalen Geräten an das Telephonnetz festlegte. Das MODEM stellt das front-end des Netzes dar, also der Übertragungseinrichtung. Deshalb behandelt man den Computer als Datenendeinrichtung. Bei der Übertragung werden keine TTL-Pegel, also 5V und 0V, sondern ein Pegel zwischen -3V bis -13V für die logische 1 und ein Pegel zwischen +3V und +13V für die logische 0 verwendet. Die Pegelanpassung ist die Aufgabe der Leitungsempfänger bzw. Leitungstreiber. Die bipolaren Übertragungspegel erklären die Beteiligung des Signal Ground bei der Übertragung (Bild 8.7). Takt startet mit dem ersten minus/plus-übergang nach der Pause. plus minus signal ground Start bit ASCII Code Parity bit Bild 8.7: Asynchrone serielle Übertragung eines Beispiel-Wortes gemäß V.24 Häufig verwendet man die COM-Schnittstelle zur Kopplung von zwei PCs. Dann gelten beide zunächst als Datenendeinrichtungen. Da die Sendedaten des einen PCs als Empfangsdaten am anderen PC ankommen müssen und umgekehrt, muss man die entsprechenden Verbindungen kreuzen. Stop bit beliebig lange Pause bis zum nächsten minus/plus-übergang 249

18 Motivation und Topologie des USB 8.2 Das Konzept des Universal Serial Bus Motivation und Topologie des USB Der Nachteil der gerätespezifischen Schnittstellen ist, dass die entsprechenden Sockel alle an der Zentraleinheit des PC-Systems fertig montiert sein müssen, damit man den Stecker des entsprechenden Peripheriegerätes ohne Montageaufwand sofort stecken kann (Bild 8.8). Bild 8.8: Sockel-Schema für Standard-Ein/Ausgabe-Geräte 23: Mouse (PS/2), 24: RJ-45, 25: LPT, 26: Midi, 27-29: Audio, 30: COM (2mal), 31: USB, 32: Keyboard (PS/2) Wenn man eine einheitliche Schnittstelle für alle Geräte hat, die diese geschickt kaskadierbar macht, kann man die Anzahl der Sockel an der Zentraleinheit im Extremfall auf einen einzigen reduzieren. Der Standard einer solchen Schnittstelle ist seit 1994 unter der Bezeichnung Universal Serial Bus verfügbar. In Bild 8.8 ist der entsprechende Sockel unter 31 erkennbar. Die wichtigen Versionen des Standards sind USB 1.1 (1997, 1.5 MBit/sec = Low Speed oder 12 MBit/sec = Full Speed) und USB 2.0 (2001, 480 MBit/sec= High Speed). Die Verbindungsstruktur der USB-Geräte ist eine Baumstruktur, deren Wurzel (Root) im Host-Computer liegt (Bild 8.9). Host Computer Hu b Ra ng 0 Hu b Modem Hu b Ra ng 1 Hu b Lautsprecher Drucker Ra ng 2 Keyboard Mo use Bild 8.9: Schema einer beispielhaften USB-Verbindungsstruktur Die Verteileinheiten für die Datenströme zwischen dem (Host-) Computer und den peripheren Geräten sind sternförmig mit Geräten oder anderen Verteileinheiten 250

19 Motivation und Topologie des USB verbunden. Sie werden Hubs genannt wie die entsprechenden Verteileinheiten in Computernetzen mit twisted-pair-verkabelung. Hubs können eigenständige Geräte sein. Sie können aber auch in den (Host-) Computer bzw. in Standard-Peripheriegeräte integriert sein (Bild 8.10). Host Computer Root Hub Internal Hub Mo dem Hu b Internal Hub Mo nitor Lautsprecher Drucke r Keyboard Mo use Bild 8.10: Beispiel einer USB-Konfiguration mit Root- und internen Hubs Da man bei der Belegung der Hub-Anschlüsse frei ist, könnte man - ohne Beeinträchtigung der Gesamtfunktion - auch eine andere Belegung wählen. Im Folgenden werden beispielhaft die Merkmale des USB 1.1 (Full Speed) erklärt Die physikalische Ebene des USB Kabel und Stecker Zunächst sollen die Eigenschaften der elektrischen Leitungen und ihre Stecker erklärt werden. Bild 8.11: Schnitt durch ein USB-Kabel: Datenleitungen: D+, D- ; Stromversorgung: V+ = + 5 Volt, Ground Die beiden Datenleitungen sind verdrillt. Die beiden Stromversorgungsadern nicht. Auf den Datenleitungen wird das nicht-invertierte Signal D+ und das dazu invertierte Signal D- übertragen. Die Kabellänge ist maximal 5 m. Maximal 7 Kabelstrecken können mit Hilfe von Verteilereinheiten (Hubs) hintereinander geschaltet werden. Das ergibt einen Erfassungsbereich von 35 m. Jedes Kabel ist durch ungleiche Endstecker abgeschlossen. 251

20 Die physikalische Ebene des USB Bild 8.12: Endstecker eines USB-Kabels Typ A: Stecker zum Computer hin (upstream end) Typ B: Stecker zu den Geräten hin (downstream end) Die Kaskadierung der eingespeisten Spannungen erfolgt immer nur in einer Richtung: vom Computer hin zu den Geräten (downstream). Von der Wurzel im Computer ausgehend, verzweigen sich die Versorgungspfade bis zu den Geräten. Angenommen, die Stecker an den Enden der Verbindungskabel sind gleich. Dann ist nicht mit Sicherheit auszuschließen, dass man zwei spannung-treibende Anschlüsse bzw. zwei spannung-empfangende Anschlüsse zusammen schaltet (Bild 8.13). Host Computer Root Hub Internal Hub Modem Hu b Internal Hub Mo nitor Lautsprecher Drucke r Keyboard Mo use Bild 8.13: Beispiel für eine fehlerhafte Verschaltung bei gleichen Steckern Pfeile in Richtung der Spannungsversorgung Dadurch, dass die Stecker unterschiedlich sind und eine eindeutige Zuordnung haben, sind Verschaltungsfehler der Spannungsversorgung ausgeschlossen. Autonome Hubs Bild 8.14 zeigt ein Hub-Beispiel. Bild 8.14: Beispiel für einen USB - 4 Port - Hub mit eigener Stromversorgung 4 Sockel für 4 Typ A-Stecker und 1 Sockel für 1 Typ B-Stecker 252

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