Rechnerarchitektur. 9. Systemstrukturen

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1 Rechnerarchitektur 9. Systemstrukturen

2 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 2 Inhalt Bussysteme Bustopologien Koppeleinheiten Adressierung von Buskomponenten Systemstrukturen Ein- und Mehrkartensysteme Ein- und Mehrbussysteme Bustypen Prozessor-/Speicherbus Peripheriebusse Nachrichtenbus Beispiele VME-Bus PC-Busstruktur Peripheral Component Interconnect Bus Workstation-Busstruktur Industriebus Small Computer System Interface Serielle SCSI-Busse Firewire IEEE 1394 Fibre Channel Serial Storage Architecture Universal Serial Bus

3 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 3 Bussysteme Bus = Verbindungsweg zwischen Systemkomponenten Einsatztypen Prozessorbus Speicherbus Peripheriebus Ein-/Ausgabebus Nachrichtenbus Topologien a) physikalischer Bus b) segmentierter Bus c) Ring d) Stern e) Stern-Strang-Struktur f) Baum

4 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 4 Bustopologien a) b) Repeater/Bridge c) d) Vermittlungsknoten

5 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 5 e) Bustopologien Vermittlungsknoten f) Hub

6 Koppeleinheiten Repeater zur Verbindung zweier identischer Busse gleiche Adressierung Signalregenerierung Resynchronisation Hub vgl. Repeater Unterstützung von Hierarchieebenen Bridge zur Kopplung unterschiedlicher Busse protokollspezifische Anpassungen Filtern von Adressen Integration zusätzlicher Komponenten Puffer Bus A Bus B Hub Repeater Upstream Port Hub Controller Downstream Ports Bus-Interface A Steuerung Bus-Interface B Puffer Bus A Bus B SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 6

7 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 7 Adressierung von Buskomponenten Parallele Busse Selektionssignal wird durch Master erzeugt. Selektionssignal durch Datenleitungen Dezentrale Adressdekoder in den Komponenten erkennen ihren relevanten Adressraum. Hybrider Ansatz: Bridge bildet Adresse auf Selektionssignal ab. Serielle Busse Verteilen von Nachrichten per Flutmechanismen Adressierte Einheiten (Unicast, Multicast, Broadcast) empfangen und quittieren Nachrichten.

8 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 8 Systemstrukturen Ein-Karten-/Ein-Chip-Systeme Einsatz von Ein-Chip-Systemen: Mikrocontroller kompakte Entwicklungen in einfacher oder komplexer Ausführung Vorteil: niedrige Kosten Nachteile: Erweiterbarkeit und Flexibilität Modulare Mehrkartensysteme Einprozessorsysteme Mehrmastersysteme Mehrprozessorsysteme

9 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 9 Einkartensystem Peripheriegerät Peripheriegerät Karte oder Chip Programmspeicher Datenspeicher Ein-/ Ausgabeeinheit... Ein-/ Ausgabeeinheit Mikroprozessor

10 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 10 Busorientierte Mehrkartensysteme modulare Mehrkartensysteme flexible Strukturierung Ansätze Erweiterung des Grundsystems durch Einsteckkarten grossformatige Grundkarte (Motherboard) mit elementaren Funktionen (Prozessor, Hauptspeicher, DMA-, Interrupt-Controller) Erweiterungskarten, z.b. Netz- und Grafikkarten vollständig konfigurierbare Mikroprozessorsysteme Grundsystem (als Einsteckkarte) auch wähl-/austauschbar Rückwandverdrahtung (Backplane)

11 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 11 Modulares Mehrkartensystem... Interfacekarte Stromversorgung Rechnerkarte Interfacekarte Interfacekarte Bus-Logik Bus-Logik Bus-Logik Bus-Logik Rückwandverdrahtung

12 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 12 Leitungsverbindungen Sammelleitungen Stichleitungen Daisy-Chain-Leitungen in out

13 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 13 Ein- und Mehrbussysteme Probleme von Einbussystemen Bus als Engpass bei Einbussystemen (keine zeitlich parallelen Datentransfers) kapazitive Belastung (Anzahl der Komponenten, Buslänge) führt zur Reduktion der Bustaktfrequenz schnelle und langsame Systemkomponenten Mehrbussysteme Hierarchie von Busebenen (oberste Ebene: Prozessorbus) Verbindung der Ebenen über Bus-Controller

14 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 14 Mehrbussystem µp Cache Peripheriegeräte Hauptspeicher Peripherie-/Prozessbus Prozessor-/Speicherbus Komm.- Controller Bridge E/A- Interfaces Grafik- Controller Host- Adapter LAN- Controller Nachrichtenbus Rechnersystem Systembus / E/A-Bus

15 Prozessor-/Speicherbus schneller Datentransfer zwischen Prozessor und Speicher unabhängig vom Systembus keine Wartezyklen bei genügend schnellem Speicher Taktung durch Prozessor, Busbreite des Prozessors Bridge passt Geschwindigkeiten zum langsameren Systembus an (Pufferung) enthält elementare Systemkomponenten, z.b. DRAM-, Cache-, Interrupt-, DMA-Controller Probleme prozessorspezifischer Bus: Änderungen der Komponenten bei neuem Prozessor Hauptspeicher als Engpass bei zweitem Master (DMA-Controller) Alternative: getrennter Speicher- und Prozessorbus dadurch auch Anschluss anderer schneller Einheiten an Speicherbus möglich (z.b. Grafik-Controller, LAN-Controller) SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 15

16 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 16 Variante: Hauptspeicheranschluss an Bridge µp Bridge Cache Prozessor-/ Speicherbus Hauptspeicher Systembus E/A-Bus Alternative zu Mehrbussystem Hauptspeicherzugriffe belasten die Bridge, aber nicht den Prozessorbus. typisch für Einprozessor- PCs Erweiterungsmöglichkeit für Mehrprozessorsysteme

17 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 17 Variante: Speicherbus Prozessorbus µp Bridge Cache Hauptspeicher Speicherbus Systembus E/A-Bus Anschluss des Hauptspeichers an eigenen Speicherbus Aufteilung von Prozessor- und Speicherbus Verbindung der beiden Busse über prozessorexternen Cache Erweiterungsmöglichkeit für Mehrprozessorsysteme typisch für Workstations Speicherbus (oder auch Systembus) kann auch für schnelle Komponenten (Grafik-, SCSI-, LAN-Controller) verwendet werden.

18 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 18 Gerätebus Peripheriebusse Zusammenfassung peripherer Geräte, z.b. Festplatten, CD-ROM etc. und Verbindung über Steuereinheit (Host-Adapter, Host-Controller) mit Systembus Datenübertragung zwischen Geräten und Hauptspeicher, auch direkte Kommunikation zwischen Geräten möglich üblicherweise byteweise (zunehmend bitserielle) Übertragung Beispiele SCSI-Bus (Small Computer System Interface) Universal Serial Bus (USB) Prozessbus (Feldbus) Verbindung von Prozesskomponenten (z.b. Messgeräte) über Host-Adapter mit dem Systembus Anwendung: Prozess- und Automatisierungstechnik seriell oder parallel (z.b. 8 Bits) Beispiel: IEC-Bus

19 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 19 Nachrichtenbus meist bitseriell Zusatzbus oder zur losen Kopplung bei Mehrprozessorsystemen Kommunikation zwischen Prozessoren über Nachrichtenaustausch Übertragungssteuerung und Synchronisation durch Kommunikations-Controller (verantwortlich auch für Seriell/Parallel-Wandlung)

20 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 20 VME-Bus PC-Bus PCI-Bus Workstation-Bus Beispiele

21 VME-Bus SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 21

22 VME-Bus Aufteilung der Funktionen auf Teilbusse Datenübertragung zwischen Master (aktive Einheit zur Bussteuerung: Prozessor, DMA-Controller) u. Slave (passive Einheit, z.b. Speicher, Interface) Adressierung, Steuersignale Interruptverwaltung Priorisierung von Interrupt-Quellen, Quittungssignal Anforderung des Datenbus zur Übernahme von Statusinformation (z.b. Vektornummer) Ablaufsteuerung durch einen oder mehrere Interrupt-Handler Busarbitration bei mehreren Mastern Priorisierung der Master Verwaltung von Steuersignalen für eindeutige Buszuteilung Arbiter als zentraler Busverwalter Hilfsfunktionen Strom- und Taktversorgung, Systeminitialisierung, Fehleranzeigen SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 22

23 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 23 PC-Busstruktur Prozessor-/Speicherbus L2- Cache µp mit L1- Cache LAN- Controller Grafik- Controller Host/ PCI- Bridge Hauptspeicher SCSI- Host- Adapter PCI-Bus Festplatte Tastatur Maus IDE USB PCI/ISA- Expansion Bridge ISA-Bus Floppy-Disk- Controller Audio serielle / parallele Ports

24 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 24 Peripheral Component Interconnect Bus schneller, prozessornaher, prozessorunabhängiger Bus zum Betreiben schneller Komponenten (< 10 inkl. Bridge) Unterstützung langer Bursts, d.h. kontinuierliche Datenübertragungen mit beliebiger Anzahl an Datentransfers 32-Bit-Multiplex-Bus, auf 64 Bit erweiterbar, davon unabhängige 32- oder 64-Bit-Adressierung synchroner Bus mit 33/66-MHz-Bustaktfrequenz (v2.0/2.1) Multi-Master-Fähigkeit Spannung: V isolierte Adressierung

25 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 25 PCI-Buskommandos Buskommandos (spezielle Kommandosignale) geben die vom Master gewünschte Bustransaktion an, z.b. Memory Read / Write: einfaches Lesen und Schreiben Memory Read Line / Multiple: Lesen von (mehreren) Cache-Zeilen Memory Write and Invalidate: Schreiben von Cache-Zeilen I/O Read / Write: Ein-/Ausgabe Configuration Read / Write: Zugriffe auf Konfigurationsadressraum Interrupt-Acknowledge: Vektornummer-Lesezyklus

26 PCI-Bustransfer SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 26

27 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 27 PCI-Bridges Bridges als zentrale Vermittlungseinrichtungen mit Schnittstellen für Punkt-zu-Punkt-Verbindungen und Busse Host/PCI-Bridge Koordination von Datenübertragungen zwischen ihren 4 Anschlüssen und Umsetzung von Busprotokollen enthält Pufferspeicher, DRAM-Controller, PCI-Busarbiter PCI/ISA-Expansion-Bridge Verbindung von PCI und ISA-Bus Koordination der Datenübertragungen enthält DMA-, Interrupt-Controller

28 Workstation-Busstruktur L2- Cache MBus-Modul µp mit L1- Cache L2- Cache- Controller Hauptspeicher DRAM- Controller System Expansion Bus (SBus) 64-Bit-Multiplexbus E/A-Bus- Controller E/A-Bus für periphere Geräte, z.b. LAN-Controller Module Interconnect Bus (MBus): Speicherbus schneller 64-Bit-Multiplexbus auch f. Mehrprozessorsysteme E/A- Interface E/A- Interface SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 28

29 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 29 Industriebus Multibus: zum Aufbau modularer Systeme über Backplane ultibus-ii-system Multibus-II-System CPU Speicher I/O- Controller CPU Speicher I/O- Controller I/O- Controlle LBX-II-Bus PSB-Bus SSB-Bus LBX-II-Bus PSB-Bus LBX: Local Bus Extension (Speicherbus, Stichleitungen) PSB: Parallel System Bus (Multiplexbus, an alle Stecksockel geführt) SSB: Serial System Bus (Verbindung von Baugruppenträgern)

30 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 30 Small Computer System Interface SCSI-Bus: geräteunabhängiger Parallelbus für Anschluss von Peripheriegeräten, speziell Massenspeicher Busbreite: 8/16 Bit (Narrow / Wide) < 16 Teilnehmer Multi-Master-Betrieb MByte/s < 25 m

31 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 31 SCSI-Bus SCSI-Bus Systembus A Host- Adapter A 50 SCSI-/ Festplatten- Controller Pufferspeicher Festplattenlaufwerk A Systembus B Host- Adapter B SCSI-/ Festplatten- Controller Pufferspeicher Festplattenlaufwerk B

32 SCSI-Buskommunikation Austausch von Kommandos zwischen Initiator und Target zum Lesen und Schreiben Logical Unit Number mit 3 Bits erlaubt 8 adressierbare Einheiten Einstellen der Adressen durch Brücken (Jumper) Adresse 7 mit höchster Priorität Kommandodeskriptorblock inklusive Datenspeicherbereich und Initialisierungsinformationen wird vom Rechner an SCSI-Adapter über den Hauptspeicher übergeben. Gruppencode logical unit number Operationscode Blockadresse Blockanzahl Steuerinformation Kommandodeskriptorblock SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 32

33 Beispiel: SCSI-Kommando für Datenausgabe SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 33

34 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 34 SCSI-Datenausgabe initial: Bus-Free Phase Host-Adapter fordert Bus an: ID-Byte (1-aus-8-Code), BSY Dezentrale Auswertung: Oder-Verknüpfung von Initiator und Target-Bytes Anwahl des Ziels in Selektionsphase: SEL, ID-Byte des Ziels (Target) ODER-verknüpft mit eigenem ID-Byte (2-aus-8-Code) Quittierung der Anwahl durch Aktivierung von BSY Target übernimmt weitere Steuerung: Anfordern von Kommandos vom Host-Adapter Statusphase nach Datenübertragung: Senden eines Status-Bytes Message In: Target kann mitteilen, dass Übertragung aufrecht erhalten werden soll.

35 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 35 Serielle SCSI-Busse Firewire IEEE 1394 Fibre Channel Serial Storage Architecture (SSA)

36 Firewire IEEE poliges Kabel: 2 Twisted Pairs für Daten Stromversorgungspaar max. 64 Busteilnehmer (daisy chain mit Abstand < 4,5 m) Buslänge < 250 m < 50 Mbyte/s CRC-Sicherung der Datenpakete Einsatz für Multimedia-Geräte Initialisierung Ermitteln der Baumstruktur (Root) Zuweisen von IDs Datenübertragung asynchron (Request / Response) isochron: Reservierung von Zeitschlitzen alle 125 µs Leaf- Knoten PCI-Bus Host- Adapter Branch- Knoten Fire Wire Adresse: Bus-ID Geräte-ID Speicheradresse SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 36

37 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 37 Fibre Channel Übertragungsrate bis 1 Gbit/s (8B10B-Code) bis 10 km Distanz überbrückbar < 132 MByte/s Rechnernetz-ähnliche Strukturen (Ring, Stern, Vermittlungsstrukturen) Anschluss von Redundant Arrays of Inexpensive Disks (RAID) Aufbau von Storage Area Networks (SANs) Anbindung von E/A-Geräten, Hintergrundspeicher, Rechner Switch Fabric

38 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 38 Serial Storage Architecture (SSA) max. 127 Disks je 2 Schreib-/Lesekanäle mit jeweils 20 Mbyte/s mehrere 100 m überbrückbar

39 SS 03 Torsten Braun (Universität Bern): Rechnerarchitektur 39 Universal Serial Bus Einheitliche Steckverbindung für PC-Gerätevielfalt Sternstruktur Hubs wirken als Repeater Aufteilung der Übertragungskapazität durch Zeitschlitze Übertragunstypen Interrupt-Transfer (Polling der Geräte durch Host-Controller) Bulk Transfer ohne Übertragungsgarantie isochroner Transfer Control Transfer (hauptsächlich in Konfigurationsphase, % der Kapazität) USB 2.0: 480 Mbit/s PCI-Bus Host-Controller (Root Hub) Device Hub Hub Device Device Device Device Device

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