Entwicklung und Optimierung einer Technologie zur Herstellung ultradünner Chips mit Hilfe von Siliziumwafern mit vergrabenen Kavitäten

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1 Entwicklung und Optimierung einer Technologie zur Herstellung ultradünner Chips mit Hilfe von Siliziumwafern mit vergrabenen Kavitäten Von der Fakultät Informatik, Elektrotechnik und Informationstechnik der Universität Stuttgart zur Erlangung der Würde eines Doktors der Ingenieurwissenschaften (Dr.-Ing.) genehmigte Abhandlung vorgelegt von Martin Zimmermann geboren am in Böblingen Hauptberichter: Mitberichter: Prof. Dr.-Ing. Joachim N. Burghartz Prof. Dr. sc. nat. Oliver Paul Tag der mündlichen Prüfung: Institut für Nano- und Mikroelektronische Systeme der Universität Stuttgart 2010

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3 Inhaltsverzeichnis Abkürzungsverzeichnis... 9 Zusammenfassung Abstract Einleitung Poröses Silizium: Grundlagen und Herstellungsverfahren Verfahren zur Bildung von porösem Silizium Elektrochemisches Ätzen von Silizium Bildungsmodelle Einfluss der Ätzparameter Substratdotierung Zusammensetzung der Ätzlösung Stromdichte Charakterisierung von porösem Silizium Thermische Umlagerung von porösen Silizium Verfahren zur Herstellung von Chips mit reduzierter Dicke Wafer-Rückschleifen für konventionelle Chipdicken Wafer-Rückschleifen für ultradünne Chips Substrat-Transfer-Verfahren mit SOI-Wafern Ultradünne Chips aus Silizium-Membranwafern Das Herstellungsverfahren Chipfilm I Das Herstellungsverfahren Chipfilm II Zusammenfassung Herstellung der Silizium-Membranwafer Entwicklung geeigneter Justiermarken für die Fotolithografie Einstellung der oberflächennahen Bor-Dotierprofile zur Optimierung des elektrochemischen Ätzprozesses Dotierung der Wafervorderseite Dotierung der Waferrückseite Maskierung der nicht zu ätzenden Bereiche Elektrochemisches Ätzen der porösen Zweischichtstruktur Temperung und Umlagerung der porösen Zweischichtstruktur Epitaktisches Überwachsen der porösen Siliziummembranen

4 Inhaltsverzeichnis 4.7 Zusammenfassung Charakterisierung der Membranwafer Infrarottransmission Wölbung der Membranen im Hochvakuum Nomarski-Differentialinterferenzkontrast Messung des Oberflächenprofils Rasterelektronenmikroskopie Zusammenfassung Schaltkreisintegration, Vereinzelung und Chipmontage Integration von Schaltkreisen in dünnen Siliziummembranen Schwächung der Anbindung der ultradünnen Chips an die Wafer Vereinzelung der ultradünnen Chips Festigkeit und Bruchverhalten der Chipfilm I-Anker Festigkeit und Bruchverhalten der Chipfilm II-Säulen Aufbau der ultradünnen Chips Charakterisierung der ultradünnen Chips Kostenabschätzung des Herstellungsprozesses ultradünner Chips Zusammenfassung Ausblick Danksagung Literaturverzeichnis Lebenslauf Eigene Veröffentlichungen und Patente

5 Abkürzungsverzeichnis ATM B B 2 H 6 CCD CIRCONFLEX C CF 4 C 4 F 8 Cl CMOS CMP DAF DBG DbyT DCS DDAF DIK DRIE EC ELTRAN F FEM H H 2 HF Atmospheric Pressure Bor Diboran Charge Coupled Device Circuits-On-Flex Kohlenstoff Tetrafluormethan Octafluorcyclobutan Chlor Complementary Metal-Oxide-Semiconductor Chemisch-Mechanisches Polieren Die-Attach-Film Dicing-Before-Grinding Dicing-by-Thinning Dichlorsilan Dicing-Die-Attach-Film Differentialinterferenzkontrast Deep Reactive-Ion-Etching Eurocheque Card Epitaxial Layer Transfer (Canon Inc.) Fluor Finite-Elemente-Methode Wasserstoffatom Wasserstoffmolekül Fluorwasserstoff 9

6 Abkürzungsverzeichnis H 2 O H 2 SiF 6 IC IMS IR ISO K KOH LED MOS MP3 NMOS O P PH 3 PCM PECVD PMOS PSI RCA REM RFID RIE RP RTP S Wasser Hexafluorkieselsäurekomplex Integrated Circuit Institut für Mikroelektronik Stuttgart Infrarot International Standards Organisation Kalium Kaliumhydroxid Light-Emitting Diode Metal-Oxide-Semiconductor Motion Picture Expert Group-1 Audio Layer-3 n-type Metal-Oxide-Semiconductor Sauerstoff Phosphor Phosphin Process Control Monitors Plasma-Enhanced Chemical Vapour Deposition p-type Metal-Oxide-Semiconductor Phase-Shifting Interferometry Radio Corporation of America Rasterelektronenmikroskop Radio Frequency Identification Reactive Ion Etching Reduced Pressure Rapid Thermal Processing Schwefel 10

7 Abkürzungsverzeichnis SF 6 Si SiF 4 SiH 2 Cl 2 SiHCl 3 SiO 2 SIF SIMS SOI STT TCO TCS TEM TSV USB UV VSI Schwefelhexafluorid Silizium Siliziumtetrafluorid Dichlorsilan Trichlorsilan Siliziumdioxid System-In-Foil Sekundär-Ionen-Massen-Spektrometrie Silicon-On-Insulator Substrate-Transfer Technology Total Cost-of-Ownership Trichlorsilan Transmissionselektronenmikroskop Through-Silicon Vias Universal Serial Bus Ultraviolett Vertical-Scanning Interferometry 11

8 Abkürzungsverzeichnis 12

9 Zusammenfassung Die vorliegende Arbeit behandelt die Entwicklung einer neuartigen Technologie zur Herstellung ultradünner Chips, bestehend aus drei Modulen: der Herstellung von Silizium-Membranwafern mit vergrabenen Kavitäten der Integration von Schaltkreisen auf den dünnen Siliziummembranen dem Vereinzeln und Aufbauen der dünnen Chips mit Hilfe des Pick, Crack & Place-Verfahrens Die Schlüsseltechnologie des neuen Prozessflusses ist die Herstellung von Siliziumwafern mit vergrabenen Hohlräumen unterhalb weniger Mikrometer dünner, monokristalliner Siliziummembranen, der sogenannten Membranwafer. Damit die Membranwafer für die Herstellung von ultradünnen Chips geeignet sind, müssen zum einen die Siliziummembranen eine für die Transistorherstellung ausreichende Kristallqualität haben. Zum anderen dürfen die Hohlräume unter den Membranen nicht von parasitären vertikalen Verbindungen zwischen Membran und Substrat unterbrochen werden, die das Auslösen der ultradünnen Chips aus dem Verbund mit dem Wafer nach der Schaltkreisherstellung verhindern würden. Die vergrabenen Hohlräume werden mit Hilfe einer Zweischichtstruktur aus porösem Silizium hergestellt, die elektrochemisch in die Waferoberfläche geätzt wird. Während sich im folgenden Heißprozess aus der oberen feinporösen Schicht eine geschlossene, monokristalline Epitaxie-Saatschicht bildet, lagert sich die darunter liegende grobporöse Schicht in einen durchgängigen Hohlraum um. Damit sich im gesamten Nutzbereich ununterbrochene Hohlräume ausbilden, müssen die Porositäten beider Schichten sehr genau eingestellt werden. Basis für die erfolgreiche Herstellung der porösen Schichten ist zum einen die Entwicklung eines Prozesses, mit dem sich Wafer mit sehr genau eingestellten, oberflächennahen Dotierstoffprofilen fertigen lassen. Die Einstellung der Dotierprofile erfolgt über die Implantation von Ionen in schwach dotierte Substrate und einen nachfolgenden Heißprozess. Mit dieser Prozessführung lassen sich die Dotierprofile sehr homogen und reproduzierbar einstellen. Dies ist eine Voraussetzung für die zuverlässige Herstellung der porösen Zweischichtstruktur, da beim elektrochemischen Ätzen die Porosität stark von der Bor-Dotierung des geätzten Siliziums abhängt. Ein weiterer Vorteil dieser Prozessführung ist, dass die Gauß-Profile der Bor-Konzentration, die sich während des Heißprozesses einstellen, eine teilweise Selbstjustierung des Ätzprozesses zur Folge 13

10 Zusammenfassung haben. Weiterhin wird in dieser Arbeit gezeigt, dass auch die Dotierung in der Rückseite der Wafer einen großen Einfluss auf das Ätzergebnis hat; hohe Bor-Dotierungen verbessern hier die Homogenität der geätzten Schichten. Der zweite entscheidende Schritt zur Herstellung der porösen Zweischichtstruktur ist die Entwicklung eines an diese Dotierprofile angepassten, zweistufigen elektrochemischen Ätzprozess. In der vorliegenden Arbeit wird gezeigt, dass bis in eine Tiefe von etwa 1,0 µm die elektrochemische Ätzung durch den Nachschub an elektronischen Löchern limitiert ist. Überschreitet man diese Tiefe, wird sie überwiegend durch die Auflösung des während der Ätzung entstehenden anodischen Oxids limitiert. Mit Hilfe dieser Ergebnisse konnte ein zweistufiger Ätzprozess entwickelt werden, mit dem sich zuverlässig die gewünschte Zweischichtstruktur herstellen lässt. Während des folgenden Heißprozesses lagert sich das poröse Silizium um. Untersuchungen des Umlagerungsverhaltens zeigen, dass bei 1100 C die Umlagerung des feinporösen Siliziums sehr schnell erfolgt. Bereits nach einer Minute hat sich die Oberfläche vollständig geschlossen und die feinen Kapillaren haben sich in kleine runde Poren umgelagert. Die Umlagerung der grobporösen Schicht läuft etwas langsamer ab, die vergrabenen Hohlräume haben sich erst nach etwa fünf Minuten vollständig ausgebildet. Die feinporöse Schicht und der Heißprozess sind so aufeinander abgestimmt, dass sich während der Umlagerung eine Saatschicht bildet, auf der sich monokristallines Silizium mit einer für die Schaltkreisintegration ausreichend hohen Kristallqualität abscheiden lässt. Das mit einem Epitaxieprozess abgeschiedene monokristalline Silizium bildet oberhalb der Hohlräume die Siliziummembranen. Die Dicke der abgeschiedenen Schicht bestimmt die Dicke der Membranen und damit auch der ultradünnen Chips; dies ermöglicht eine sehr gut kontrollierbare Einstellung der Chipdicke. Auf die Kristallqualität der Siliziummembranen haben neben der Qualität der Saatschicht auch die durchgeführten Vorprozesse einen Einfluss. Haben diese die Siliziumoberfläche beschädigt oder kontaminiert, kann dies zur Ausbildung von Epitaxiedefekten führen. Speziell entwickelte Reinigungsprozesse und eine sehr sorgfältige Durchführung aller vor dem epitaktischen Überwachsen durchgeführten Halbleiterprozesse haben die Herstellung von Siliziummembranen mit guter Kristallqualität ermöglicht. Nach dem Überwachsen werden auf den dünnen Siliziummembranen oberhalb der vergrabenen Hohlräume mit Standardhalbleiterprozessen Schaltkreise hergestellt. Damit Standardprozesse eingesetzt werden können, müssen die Membranen eine ausreichend 14

11 Zusammenfassung hohe mechanische Stabilität und eine gute thermische Anbindung an das Substrat aufweisen. Kritisch bei der Verwendung von Membranwafern sind Halbleiterprozesse, bei denen verspannte Schichten abgeschieden werden, starke mechanische Kräfte auf die Membranen wirken oder schnelle Temperaturwechsel auftreten. Membranwafer mit gezielt angebrachten vertikalen Haltestrukturen unter den Membranen und massiven Siliziumstegen zwischen den Chips sind bei diesen Prozessen am stabilsten. Mit ihnen ist die Verwendung aller am Institut für Mikroelektronik Stuttgart (IMS) verwendeten Standardprozesse zur Schaltkreisherstellung möglich. Ein Verkratzen der Membranwafer ist aber unbedingt zu vermeiden, da dies ihr Ausfallrisiko während der Schaltkreisherstellung drastisch erhöht. Ursache für das erhöhte Ausfallrisiko ist, dass Membranen mit Kratzern eine stark reduzierte mechanische Stabilität haben und daher schon bei deutlich kleineren thermischen oder mechanischen Belastungen reißen. Die Vereinzelung und der Aufbau der ultradünnen Chips erfolgen mit dem speziell entwickelten Pick, Crack & Place-Verfahren, bei dem die Chips aus dem Wafer herausgebrochen, zu einer Folie oder einem Gehäuse transferiert und dort aufgeklebt werden. Damit die ultradünnen Chips zerstörungsfrei aus dem Verbund mit dem Wafer gelöst werden können, muss vor dem Pick, Crack & Place-Prozess die Anbindung der Membranen an die Wafer gezielt geschwächt werden. Die Schwächung wird durch das Ätzen von Gräben entlang der Chipkanten bis in die vergrabenen Hohlräume erreicht, so dass die Chips nur noch über gezielt angebrachte Haltestrukturen mit dem Wafer verbunden sind. Diese Strukturen müssen dabei so stark dimensioniert werden, dass die Chips vor dem Ausbrechen sicher auf dem Wafer gehalten werden. Gleichzeitig müssen sie aber ein zerstörungsfreies Ausbrechen der Chips aus dem Verbund mit dem Wafer während der Vereinzelung zulassen. Beim Chipfilm I-Herstellungsverfahren werden die Chips von lateralen Haltestrukturen, sogenannten Ankern, auf den Wafern gehalten. Bei diesen handelt es sich um Verbindungen zwischen den Membranen und den massiven Siliziumstegen, die sich zwischen den Chips befinden und die einzelnen Hohlräume unterteilen. Die Anker werden beim Ätzen der Gräben entlang der Chipkanten gezielt ausgespart. Beim Chipfilm II-Herstellungsverfahren werden unter den Chips in einer periodischen Anordnung runde Querverbindungen zwischen den Membranen und dem Substrat angebracht. Diese sogenannten Säulen fixieren die Chips nach dem Ätzen der Gräben auf dem Wafer. Für beide Herstellungsverfahren konnten Haltestrukturen entwickelt werden, die die Chips sicher auf den Wafern fixieren, beim Ausbrechen aber eine hohe 15

12 Zusammenfassung Ausbeute an unbeschädigten Chips ermöglichen und deren Bruchkanten keine Schwachstellen bilden, die die Stabilität der ultradünnen Chips beeinträchtigen. Beim Einkleben der ultradünnen Chips muss die Kleberdicke im Vergleich zu Standard- Klebeprozessen deutlich reduziert werden, damit die Chips beim Anpressen nicht zerbrechen und kein Kleber auf die Vorderseite der Chips gelangt. Erfolgreich eingeklebt werden können die ultradünnen Chips mit speziellem doppelseitigem Klebeband, sogenannten Preforms. Die Festigkeit dieser Klebeverbindung ist aber bei starken Verbiegungen der Chips unzureichend hoch. Stärkere Klebeverbindungen lassen sich mit hochviskosem, manuell dünn aufgetragenem Kleber erreichen. Zum Einkleben großer Stückzahlen bietet sich das sogenannte Jet-Verfahren an. Für das Verdrahten der ultradünnen Chips können Standardprozesse verwendet werden; zu Ausfällen kommt es nur, wenn sich unter den Bondpads Hohlräume befinden. Mit dem neu entwickelten Herstellungsprozess wurden 20 µm dünne Chips hergestellt und in Gehäusen und auf Folien aufgebaut. Gefertigt wurde sowohl ein rein digitaler als auch ein komplexer Mixed-Signal-Chip. Bei beiden Chips handelt es sich um IMS Produktchips mit jeweils über Transistoren, hergestellt mit dem nach ISO9001 qualifizierten 0,8 µm IC-Prozess des IMS. Die mit den Membranwafern erzielten Ausbeuten an funktionalen Schaltungen sind vergleichbar mit den Ausbeuten, die üblicherweise am IMS mit herkömmlichen Siliziumwafern erreicht werden. 16

13 Abstract The present thesis discusses the development of a novel technology enabling the fabrication of ultra-thin chips. This technology consists of three individual modules: the manufacture of silicon membrane wafers with buried cavities the fabrication of integrated circuits on the thin silicon membranes separation and mounting of the thin chips using the Pick, Crack & Place process. The key technology of the new process flow is the fabrication of silicon wafers provided with buried cavities beneath the mono-crystalline silicon membranes of a few micrometers thickness, the so-called membrane wafers. In order to be able to use the membrane wafers for the manufacture of ultra-thin chips, the silicon membranes have to possess a sufficient crystalline quality for the production of transistors. Besides, the cavities below the membranes must not be interrupted by undesired vertical connections between membranes and substrate. Otherwise, the removal of the ultra-thin chips from the wafer subsequent to the fabrication of the integrated circuits will be impeded. The buried cavities are fabricated by means of a double-layer structure made of porous silicon that is etched electrochemically into the wafer surface. During the following heating process the upper fine porous layer rearranges into a closed mono-crystalline epitaxial seed-layer and the coarse porous layer below transforms into a continuous cavity. To form continuous cavities throughout the entire area of use, the porosities of both layers have to be adjusted precisely. The basis of the successful manufacture of the porous layers is the development of a process to precisely adjust the doping profiles near the surface of the wafers. The adjustment of the doping concentration profile is done by implanting ions into lightly doped substrates followed by a heating process. This process flow enables doping profiles to be adjusted homogeneously and reproducibly. This is a prerequisite for the reliable fabrication of the porous double layer structure since the porosity strongly depends on the boron doping of the etched silicon during the electrochemical etching. A further advantage of this process flow is the partial self-adjustment of the etching process as a result of the Gaussian profiles of the boron concentration having formed during the heating process. Furthermore, the doping concentration on the backside of the wafers exerts great influence on the etching result since high boron doping improves the homogeneity of the etched layers. 17

14 Abstract The second crucial step concerning the manufacture of the porous double-layer structure is the development of a two-step electro-chemical etching process adapted to the doping profile. A detailed investigation of the influence of each individual etching parameter shows among else that the electrochemical etching is limited up to a depth of about 1.0 µm due to the supply of electrical holes. If this depth is exceeded the electrochemical etching is primarily limited by the resolution of the anodic oxide formed during etching. By using the results of these preliminary trials, a two-step etching process enabling the reliable fabrication of the desired two-layer structure was developed. During the following heating process the porous silicon rearranges. Investigations of the thermal rearrangement behavior showed that the transformation of the fine porous silicon takes place very fast speed at 1100 C. The surface closes entirely within a minute and the fine capillaries rearrange into small spherical pores. The thermal rearrangement of the coarse porous layer takes longer. The buried cavities take about five minutes to fully develop. The fine porous layer and the heating process are tailored in such a way that a seed-layer develops during the re-deposition thus enabling the deposition of a mono-crystalline silicon layer having a crystalline quality that is sufficient for the fabrication of integrated circuits. The mono-crystalline silicon deposited on the seed-layer by using an epitaxy process builds up the compact silicon membranes above the cavities. The thickness of the deposited layer determines the thickness the ultra-thin membranes and, therefore, of the ultra-thin chips. This enables a well-controllable adjustment of the chip thickness. The crystalline quality is influenced by the quality of the seed layer as well as by the pre-processes. If the silicon surface is damaged or contaminated, epitaxial defects may occur. Specifically developed cleaning processes and a meticulous performance of all semiconductor processes prior to the epitaxial overgrowth enable the fabrication of silicon membranes of high crystalline quality. Following the epitaxy process integrated circuits are fabricated on the thin silicon membranes above the buried cavities using standard semiconductor processes. To be able to use the standard processes, an adequate mechanical stability and a sufficient thermal connection to the substrate of the membranes are required. Semiconductor processes in which strained layers are deposited, strong mechanical force or quick temperature changes occur are considered critical when using membrane wafers. Membrane wafers with vertical supporting joints below the membranes and massive bulk silicon bridges between the chips have been proven to be the most stable ones in these processes, thus 18

15 Abstract enabling the application of all standard semiconductor-processes used for circuit fabrication at the IMS. It turned out that scratches on the membrane wafers have to be avoided at all costs during the IC-fabrication, because they increase the failure risk considerably. The cause of the high failure risks of scratched membranes is a strong reduction of their mechanical stability. Therefore, they tear much more easily when being exposed to thermal or mechanical stress. The separation and mounting of the ultra-thin chips is done by using the specially developed Pick, Crack & Place-process, i.e. the chips are broken off the wafer, transferred to a film or package to be mounted. In order to break off the chips without damaging them the connection of the membrane to the wafer has to be weakened prior to the Pick, Crack & Place-process. The weakening is obtained by etching trenches along the chip edges down to the buried cavities so that the chips are only connected to the wafer through purposefully attached anchor structures. These anchors have to be dimensioned in such a way that the chips can be securely held on the wafer until they are broken off during the Pick, Crack & Place-process. Simultaneously, the anchors have to enable the chips to be broken off during the separation without damaging them. Special anchor structures of the Chipfilm I-process (lateral anchors) and of the Chipfilm II-process (vertical joints) were developed to securely hold the chips on the wafer and to yield a high number of undamaged chips without flaws along the breaking points during the break-off, which would reduce the mechanical stability of the chips. When die-bonding the ultra-thin chips, the thickness of the glue has to be reduced distinctly in comparison with the standard die-bonding processes in order not to break the chips when they are pressed on and to avoid the glue spreading over the front of the chips. The ultra-thin chips were successfully glue-attached by using special adhesive tapes, the so-called pre-forms. However, the resistance of this connection proved to be insufficient when the chip was strongly bent. A stronger adhesive joint is achieved by using high-viscous manually applied glue. For the mounting of large quantities the socalled jet process was investigated. To wire-bond the ultra-thin chips a conventional standard process can be applied. Failures only occurred when there were cavities below the bond pads. By using the newly developed manufacturing process, chips having a thickness of 20 µm were manufactured and mounted in packages and on flexible foils. Purely digital as well as mixed-signal-chips were fabricated. Both chips are standard chips at IMS 19

16 Abstract with more than 30,000 transistors, respectively. The fabrication complies with the ISO9001 qualified 0.8 µm ASIC process of the IMS. The percentage of functional circuits realized with the membrane wafers is comparable to the yield usually achieved at the IMS using bulk wafers. 20

17 1 Einleitung Ultradünne Siliziumchips (d < 50 µm) mit integrierten Schaltkreisen haben sich in den letzten Jahren als Basis für die Entwicklung vieler neuer Technologien erwiesen. Ihre geringe Dicke erlaubt eine Reduzierung der Aufbauhöhe und damit die fortschreitende Miniaturisierung von Endgeräten wie Mobiltelefonen, Digitalkameras oder USB-Sticks. Ihre mechanische Flexibilität ermöglicht den Aufbau auf unebenen Trägersubstraten oder ihre Integration in Folien oder Textilien [1]. Darüber hinaus kommt ihnen eine entscheidende Bedeutung bei der Überwindung eines Problems zu, dass sich bei hochintegrierten Schaltungen ergeben hat: Bei den neuesten Chipgenerationen, bei denen die Schaltkreise aus Transistoren aufgebaut werden, deren Gatelängen deutlich kleiner als t d 100 nm sind, ist die Verzögerungszeit, die durch die Laufzeit der Signale in der Verdrahtung verursacht wird, gegenüber der Schaltzeit der Transistoren nicht mehr vernachlässigbar klein [2], [3]. Dies hat zur Folge, dass bei weiter abnehmender Gatelänge trotz sinkender Schaltzeit der Einzeltransistoren die Taktfrequenz der Schaltkreise kaum zu steigern ist, da sie von der Verzögerungszeit der Verdrahtung dominiert wird. Eine Lösung für dieses Problem ist das Stapeln mehrerer Chips übereinander, die sogenannte 3D-Integration. Wird ein großer Schaltkreis in mehrere kleine Schaltkreise aufgeteilt, die einzelnen Teile übereinander gestapelt und miteinander kontaktiert, nimmt die Gesamtlänge der benötigten Verdrahtung mit der Anzahl der übereinander gestapelten Teilschaltkreise ab [4]; entsprechend sinkt die Verzögerungszeit t d [3]. Ein weiterer Vorteil der Stapelung kleinerer Schaltkreise ist, dass mit sinkender Chipgröße der Prozentsatz der funktionstüchtigen Schaltungen pro Wafer steigt, wenn die Anzahl der Defekte pro Wafer konstant ist. Mit Hilfe der 3D-Integration lässt sich also die Taktfrequenz hochintegrierter Schaltungen weiter steigern und die Ausbeute erhöhen. Damit die Länge der benötigten Verdrahtung allerdings tatsächlich sinkt, müssen die Schaltkreise auf den verschiedenen Schichten durch das Silizium über Kontaktlöcher miteinander kontaktiert werden (Through-Silicon Vias, TSV). Der minimal mögliche Durchmesser, mit dem diese Löcher geätzt und anschließend isoliert zum Substrat wieder mit einem gut leitenden Material verfüllt werden können, wird dabei durch die Dicke der gestapelten Schaltkreise limitiert. Eine Reduzierung der Chipdicke ermöglicht die Verkleinerung des Lochdurchmessers und macht so eine effektive Verschaltung der verschiedenen Ebenen miteinander erst möglich. Realisiert werden konnten z.b. 24 µm tiefe mit Kupfer verfüllte Kontaktlöcher mit einem Durchmesser von 5 µm [5] sowie 21

18 1 Einleitung mit Wolfram verfüllte 50 µm tiefe Kontaktlöcher mit einem Durchmesser von 2 µm [6]. Für die Entwicklung einer konsequenten 3D-Integration ist also die Herstellung ultradünner Chips zwingend notwendig. Hergestellt werden Integrierte Schaltkreise heutzutage üblicherweise auf Siliziumwafern mit Dicken zwischen 675 µm und 775 µm [7]. Die Dicke der Wafer wird auf ihren Durchmesser angepasst, d.h. sie wird so gewählt, dass die Wafer über eine ausreichend hohe mechanische Stabilität verfügen: Die Wafer müssen während der Schaltkreisherstellung mit automatisierten Maschinen handhabbar sein und müssen die thermischen und mechanischen Belastungen, die bei Standardhalbleiterprozessen auftreten, aushalten können ohne zu zerbrechen. Der aktive Bereich der Schaltkreise reicht aber nur wenige Mikrometer tief in das Silizium, elektrisch wird also nur etwa ein Prozent des gesamten Siliziums tatsächlich genutzt. Daher kann nach der Schaltkreisherstellung die Dicke der Wafer reduziert werden. In der industriellen Chipproduktion werden heutzutage die Wafer nach der Schaltkreisherstellung mit Hilfe von Schleif- und Polierprozessen auf eine Dicke von typischerweise 200 µm reduziert und erst anschließend in einzelne Chips zersägt (siehe Kapitel 3.1). Chipdicken unterhalb von 100 µm sind mit diesem Prozessfluss aber nur mit großem Aufwand und damit hohen Kosten realisierbar, daher müssen für die Herstellung ultradünner Chips neue Prozesse entwickelt werden. Ein Ansatz zur Herstellung ultradünner Chips ist das sogenannte Dicing-by-Thinning- (DbyT) [8], [9], [10] bzw. Dicing-Before-Grinding- (DBG) [11], [12], [13], [14] Verfahren (siehe Kapitel 3.2). Bei diesem Verfahren werden die Wafer vor den Schleif- und Polierprozessen zwischen den einzelnen Chips eingesägt, so dass die Chips während des Rückdünnens vereinzelt werden. Dieses Verfahren ermöglicht die Herstellung von Chips, die dünner als 30 µm sind; minimal realisiert werden konnten 10,7 µm dünne Chips [15]. Bei der Unterschreitung einer Chipdicke von 20 µm kommt es aber zu einem drastischen Einbruch der Ausbeute [15]. Ein weiterer Ansatz ist die Herstellung ultradünner Chips mit Hilfe von SOI-Wafern (SOI: Silicon-On-Insulator). Bei diesem Verfahren wird nach der Schaltkreisherstellung das Substratsilizium vollständig entfernt und das vergrabene Oxid als Stoppschicht für den Rückdünnungsprozess benutzt. Mit dem sogenannten CIRCONFLEX Verfahren [16], [17] (siehe Kapitel 3.3) konnten 10 µm dünne und 3x3 mm² große RFID-Chips hergestellt werden [18]; die Verwendung von SOI-Wafern führt jedoch zu hohen Kosten. 22

19 1 Einleitung Am Institut für Mikroelektronik Stuttgart wurde ein neuartiger Prozess zur Herstellung ultradünner Chips entwickelt, der sogenannte Chipfilm-Prozess [19], [20], [21]. Basis dieses Prozesses ist die Generierung vergrabener Hohlräume in Standardsiliziumwafern. Die Herstellung der vergrabenen Hohlräume erfolgt mit Hilfe des elektrochemischen Ätzens einer porösen Zweischichtstruktur, bestehend aus einer oberen Schicht mit kleiner Porosität und einer darunterliegenden Schicht mit großer Porosität. Nach dem Ätzen wird das poröse Silizium während eines Heißprozesses thermisch umgelagert. Während sich die feinporöse Schicht schließt und so eine monokristalline Saatschicht bildet, lagert sich die grobporöse Schicht in durchgängige vergrabene Hohlräume um. Auf dieser Saatschicht kann mit einem Epitaxieprozess monokristallines Silizium mit guter Kristallqualität abgeschieden werden, so dass oberhalb der Hohlräume Membranen aus massivem Silizium aufgebaut werden können. Auf diesen Membranen können mit Hilfe von Standardhalbleiterprozessen Integrierte Schaltungen hergestellt werden. Damit die Siliziummembranen mit den fertig hergestellten Schaltkreisen zerstörungsfrei aus den Wafern abgehoben werden können, werden schmale Gräben entlang der Chipkanten bis in die vergrabenen Hohlräume geätzt. Dadurch werden die Chips nur noch von gezielt angebrachten Haltestrukturen auf den Wafern gehalten. Mit dem sogenannten Pick, Crack & Place-Verfahren können die ultradünnen Chips anschließend aus dem Verbund mit dem Wafer gebrochen und in Gehäuse oder auf Folien aufgeklebt werden. Poröses Silizium wird bereits in mehreren Anwendungen zur Herstellung von Trennschichten oder vergrabenen Hohlräumen benutzt, unter anderem im ELTRAN-Prozess zur Herstellung von SOI-Wafern [22], [23]. Beim ELTRAN-Prozess wird in die Vorderseite von Wafern eine Schicht aus porösem Silizium geätzt. Anschließend werden die Wafer epitaktisch überwachsen, oberflächlich oxidiert und auf einen zweiten oxidierten Wafer thermisch gebondet. Die poröse Schicht besteht ähnlich wie beim Chipfilm-Prozess aus einer oberen feinporösen und einer unteren grobporösen Schicht. Diese grobporöse Schicht bildet die Trennschicht, an der die beiden gebondeten Wafer mit Hilfe eines Wasserstrahlverfahrens wieder kontrolliert voneinander getrennt werden können [24]. Nach dem Trennen wird das poröse Silizium selektiv entfernt, so dass die epitaktisch abgeschiedene monokristalline Siliziumschicht die SOI-Schicht oberhalb des vergrabenen Oxids bildet. Ebenfalls mit Hilfe einer Trennschicht aus porösem Silizium können dünne Solarzellen hergestellt werden [25], [26], [27]. Wie beim ELTRAN-Prozess werden Siliziumwafer 23

20 1 Einleitung porös geätzt und anschließend epitaktisch überwachsen. Nach dem Überwachsen und der für die Solarzellenherstellung notwendigen Prozessschritte werden die Wafer mit der Vorderseite auf Glassubstrate geklebt. Werden nach dem Aushärten des Klebers die Siliziumwafer mechanisch von den Glassubstraten entfernt, reißt die grobporöse Siliziumschicht und die dünne Epitaxieschicht verbleibt auf dem Glassubstrat. Mit Hilfe dieses Verfahrens konnten dünne Solarzellen mit hohen Wirkungsgraden auf Glassubstraten hergestellt werden [28], [29], [30], [31]. In einem sehr ähnlichen Prozessfluss konnten auch dünne Epitaxieschichten auf andere Substrate transferiert werden, auf denen vor dem Transfer MOS-Transistoren hergestellt worden waren [32]. Damit die Epitaxieschicht mit den Transistoren von den Wafern getrennt werden kann, müssen diese allerdings thermisch auf einen zweiten Wafer gebondet werden, die Herstellung ultradünner Chips ist mit diesem Prozessfluss nicht möglich. Die Technologie, mit Hilfe einer grobporösen Siliziumschicht unterhalb einer feinporösen Schicht vergrabene Hohlräume zu generieren, wird bereits bei der Herstellung von Drucksensoren benutzt [33], [34], [35]. Durch die thermische Umlagerung des grobporösen Siliziums bei Temperaturen oberhalb 900 C bzw. dessen nasschemischer Entfernung können 4 µm hohe vergrabene Hohlräume generiert werden. Oberhalb der Hohlräume befinden sich Siliziummembranen, deren Dicke über die Abscheidung von monokristallinem Silizium auf der feinporösen Schicht eingestellt werden kann. Die hergestellten µm² großen Membranen sind wegen des in den Hohlräumen eingeschlossenen Unterdrucks etwas nach unten gebogen [36], [37]. Die Stärke der Durchbiegung hängt von dem Außendruck ab, der auf die Membranen einwirkt. Mit auf den Membranen hergestellten Piezowiderständen kann die Durchbiegung und damit der herrschende Außendruck gemessen werden. Die Durchbiegung der Membranen macht aber die Herstellung von elektronischen Bauteilen wie MOS-Transistoren, deren kritische Strukturen deutlich kleiner als ein Mikrometer sind, auf ihnen unmöglich, da bei den für ihre Herstellung notwendigen Fotolithografieprozessen die Membrane außerhalb des Fokusbereichs der Belichter liegen. Ziel der vorliegenden Arbeit war die Entwicklung und Herstellung von Wafern mit Siliziummembranen, auf denen Schaltkreise mit Hilfe von Standardhalbleiterprozessen hergestellt werden können. Weiteres Ziel der Arbeit war die Entwicklung des Pick, Crack & Place-Verfahrens, mit dem die Membranen mit den fertig hergestellten Schaltkreisen zerstörungsfrei aus den Wafern gebrochen und in Gehäuse oder auf Folien aufgeklebt 24

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