Was versteht man unter HighTech- Baugruppen? Wo werden sie eingesetzt? Telekommunikation. Computer. Aufbau- und Verbindungstechnik

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1 Aufbau- und Verbindungstechnik Technologie und Design von HighTech- / HighSpeed- Baugruppen Was versteht man unter HighTech- Baugruppen? Prof. Rainer Thüringer FB Elektro- und Informationstechnik FACHHOCHSCHULE GIESSEN- FRIEDBERG Wo werden sie eingesetzt? Abbildung GED Computer Telekommunikation PDA Speicherkarte MMC Quelle : GED

2 Multimedia und Consumer Militär/Luftfahrt - Automobil - Industrie Was treibt die Entwicklung an? Branche Markt Technologie-Treiber Technologietreiber Computer, Telekommunikation, Militär/Luftfahrt, Automobil Computer 37% Telekommunikat. 27% Consumer 11% Industrie/Medizin 10% Militär/Luftfahrt 9% Automobil 6% Schnelligkeit, Modularität, Wärmemanagement Komplexität, Gewicht /Volumen, Stromverbrauch Funktionalität, Modularität, Recycling El.Sicherheit, Program.barkeit /Flexibilität, Service Zuverlässigk., Komplexität /Schnelligkeit, Gewicht Robustheit, Zuverlässigkeit, Wärmemanagement 4 Haupt - Technologietreiber Komplexität Schnelligkeit Gewicht / Volumen Wärmemanagement / Stromverbrauch Technologietreiber + Anforderungen Technolog.Verfahren + Lösungen Flächenkontaktierte Bauelemente: Ball Grid Array (BGA), CSP & FlipChip (FC) Komplexität hohe Anschlussdichte Flächenkontakt. Bauelemente: BGA, CSP, FC geringe Strukturbreiten Laser-Bohren/ -Belichten BGA hohe Verbindungsdichte HDI: Microvia -Technik 100 µm Loch Foto Multek µm-- ( HDI = High Density Interconnect )

3 Kontaktierung des Chip (DIE) auf dem Träger Technologietreiber Komplexität IC (Die) auf Oberseite BGA Anschlüsse auf der Unterseite 1,0mm Hohe Anschlussdichte: Kontakte (a) BGA / MCP in Wire-Bond-Montage Interposer (Mikro-LP) BGA-Kontaktierung auf der LP BGA-Anschlusstechnik BGA = Ball Grid Array Interposer BGA - Anschlussfeld HDI-/Microvia-Technik

4 BGA- Fanout BGA-Anschlüsse auf 4 Signallagen Feinste Leiterzüge < 90µm auf vielen Innenlagen (Farben) sind notwendig für den Anschluss auf der Leiterplatte Muster Alcatel SEL AG HDI- Microvia-Technologie 6-lagige Leiterplatten (Multilayer) mit Microvia-Bohrungen BGA-Gehäuse blind durchkontaktiert Sackloch Microvia µ (VIP - Via im Pad) 100 µm Loch vergraben (buried) Die Entwicklung der Kontaktlöcher

5 Hohe Verbindungsdichte erfordert µm Leiterbahnen Maximale Bestückungsdichten auf der LP Leiterbahnstrukturen in Laser-Technik Aus der "Komplexität" resultierende Anforderungen an die Baugruppe Bauelemente ,27er BGA, MCP 1) 1,0er BGA, MCP hochpolige µbga, MCP, CSP 2) Anschlusspads / 1500 / 2500 CSP: µm Raster auf der LP 1,27 mm 1,0 mm 0,8 / 0,65 / 0,5mm Bohrdurchmesser 300 µm 125 µm µm Leiterbahnbreiten 130 µm 95 µm 75 / 60 / 45 µm Fertigungstechnik Konvent.DK HDI / µvia HDI / µvia 1) MCP = Multi-Chip-Package 2) CSP = Chip-Size-Package Technologietreiber + Anforderungen Technolog.Verfahren + Lösungen Komplexität hohe Anschlussdichte hohe Verbindungsdichte geringe Strukturbreiten Schnelligkeit hohe Taktfrequenzen schnelle Impulse, EMV hohe Bandbreite, SI Flächenkontakt. BE : BGA, MCP, CSP, FC Laser-Bohren/ -Belichten HDI: SBU/ µvia -Technik Impedanz-LP & High-Speed-Design kurze LB, DCA + FlipChip optische Verbindungstechnik

6 Technologietreiber: Schnelligkeit Technologietreiber: Schnelligkeit Impuls-Anstiegszeit t r und Taktzeit T Konsequenzen: Impedanz- Leiterplatte Leitungen als Wellenleiter t r T Neu: Signallaufzeit > Impuls-Anstiegszeit!! Leiterbahnen werden zu Wellenleitern!! High-Speed-Design Kurze Wege vom Chip zur LP Kurze Leitungen & Wege auf der LP Kondensatoren + Widerstände am IC Impedanz- Multilayer Signale auf Wellenleitungen Kurze Wege vom Chip zur Leiterplatte: => Flip-Chip-Montage mit µvia-technik Layer 1 (GND- flooded) Layer 2 (Signals x ) Layer 3 (Signals y ) Layer 4 ( VCC ) Kern (VCC + GND) Layer 7 ( VCC ) Layer 8 (Signals y ) Layer 9 (Signals x ) Layer 10 (GND- flooded) in HDI-Technologie 3 [ 4 ] 3 Kurze Leitungen & Wege auf der LP: Nutzung der 3.Dimension - dichte Packung Kurze Leitungen & Wege auf der LP: >> Parallel-Stecktechnik statt Backplane

7 Kondensatoren + Widerstände am IC : Leiterplatte mit integrierten Bauelementen Kondensatoren + Widerstände am IC : Integrierter Flächenkondensator im IC- Gehäuse SiMOV-Aufbau, Werkbild Inboard Inboard GmbH GmbH Anforderungen aufgrund des Technologietreibers "Schnelligkeit" Impedanzkontrollierte LP & High- Speed Design Flip- Chip- Montage mit µvia- Technik (HDI) 3D - System- Design: Hohe Packungsdichten Parallel- Stecktechniken anstelle Backplanes Leiterplatte mit integrierten Bauteilen (R + C) Integrierter Flächenkondensator im IC- Gehäuse Elektrisch- optische Leiterplatten; 1 Bus = 1 Lichtleiter Konzept einer elektrisch-optischen Leiterplatte Schnitt durch die elektrisch- optische Leiterplatte optischer Koppler Strahlumlenkung Core Prepreg optische Wellenleiter Prepreg Masselage Mikrostreifenleitungen Core Prepreg SIEMENS AG IC C-LAB 1999 Core Siemens C-Lab

8 Technologiesprung durch optische Verbindungstechnik Technologietreiber + Anforderungen Technolog.Verfahren + Lösungen Übertragung extrem hoher Signal-Bandbreiten auf 1 Faser Möglichkeit, ganze Busse auf einer Faser zu übertragen Keine Abstrahlung EM-Felder (EMV, Abhörsicherheit) Absolut störfest gegen EM-Feldern (Übertrag.sicherheit) Kaum Kopiereffekte (Übersprechen) auf Nachbarleitungen Geringe Signaldämpfung und Signalverfälschung Gewicht / Volumen kleine und leichte BG weniger BE/ Gehäuse leichte / dünne LP weniger Cu-Dicke, TSOP/µBGA integrierte BE / Die on Board Flexible LP, dünnere Lagen Technologietreiber Gewicht / Volumen Flexible Schaltungen Flexible Schaltung Vorteile Leicht, 3D- flexibel, direkt steckbar Hohe thermische Stabilität (Polyimid) Gute HF- elektr. Eigenschaften (PI) Glatte Oberfläche: gut für SMD Ohne Fasern ideal f. HDI-Technik Nachteile Material teurer als bei starren LP Schwieriger zu Fertigen (Handling) Schwieriger zu Bestücken (Handling) Wenig bekannt bei Layoutern/Entw. Geringer Marktanteil, dadurch teurer Auswirkungen des Technologietreibers Gewicht / Volumen Technologietreiber + Anforderungen Technolog.Verfahren + Lösungen Kleinere, leichtere Gehäuseformen sowie COB Höher integrierte Bauelemente mit geringerem Pitch Dichter verdrahtete, dünne Leiterplatten mit weniger Kupfer Flexible Schaltungen mit 3-dimensionaler Einbaumöglichkeit Direktsteckbare, flexible Schaltungen ohne Stecker und Kabel Geringer Ruheleistungsbedarf > weniger Stromversorg. (Akku) Gewicht / Volumen kleine und leichte BG weniger BE/ Gehäuse leichte / dünne LP Wärmemanagement / Stromverbrauch geringer Energieverbrauch gute Wärmeableitung weniger Cu-Dicke, TSOP/µBGA integrierte BE / Die on Board Flexible LP, dünnere Lagen 3,3 /2,5 V-Technik intellig.energiemanagem. COB, dünne Isolation Kühlungstechniken/ Heatsinks

9 Technologietreiber Wärmemanagement BGA-Gehäuse mit integriertem Kühlkörper Auswirkungem des Technologietreibers Wärmemanagement / Stromverbrauch Übergang zu Low-Volt-Techniken 3,3 V - 2,5V - 1,5V Intellig. Energiemanagement > Ruhestromaufn. senken BT-Gehäuse mit integr. KK / DCA auf Keramik-MCM Kühlelemente in der Leiterplatte (Heatsinks) Verbesserte Wärmeleitung durch die LP hindurch für COB auf Kupferoberflächen Thermo-Simulation des Systems vor dem Design der LP Zusammenfassung Zukünftige Baugruppe 2010 : Beispiel: 4- lag. Impedanz- Multilayer in HDI- Flextechnik (0,3mm + Kühlblech) Hochpolige µbga: 2500 / CSP: Flip-Chip-Montage im Gehäuse & auf LP µvia - LP: 50µ Vias 50µ LB Raster: 0,4 mm Impedanz-Multilayer in HDI-Techn SBU Kühlblech (Heatsink) Dicke 25µ 100µ 50µ 100µ 25µ 0,3mm GND Sig x Sig.y VCC Integrierte Widerstände + Kondensatorkern HDI-Technologie 2 [ 2 ] 0 LP-Dicken 0,5... 1,0 mm und Flexible LP Metallkerne und äußere Kühlbleche System-Anforderungen für High-Speed -Signale Typ. Signalweg zwischen Baugruppen VCC VCC GND 10nH/cm +VDD PCB Motherboard Stecker Stecker PCB GND GND- Leitg pf GND- Leitg. < 3ns LB & Stecker verhalten sich wie ein Tiefpassfilter

10 Kompaktes Plazieren & kurze LB Nutzung der 3.Dimension (MCM, MCP) Hochintegrierte Bauteile für kurze Wege A B Bisher Kontaktzahl: QFP : BGA: Hightech-ICs: Typ. Daten In Zukunft Kontaktzahl: COB / BGA: Konkurrierende System-Anforderungen Hohe Verbindungsdichten geringe Leiterbahn-Abstände kritisches Übersprechen hohe Lagenzahl /Lagenwechsel Impedanzsprünge Pin-Raster: QFP : 0, ,6 mm BGA: 1, ,54 mm Bus-Taktfrequenzen: MHz Flanken: 0, ns Wärmeverlustleistung: CMOS : W ECL,GaAs : > 10 W Pin-Raster: COB : 0,1... 0,2 mm BGA: 0,8 / 0,65 / 0,5 mm IC-/ Bus-Taktfrequenzen: > 5 GHz / 500 MHz Flanken: ps Wärmeverlustleistung: 250 W pro Board Schnelle komplexe Bauteile hohe Wärmedichten kritische Temperaturen Thermal-Vias + LP-Ausbrüche Layout - Beschränkung Definierte LB-Impedanzen zusätzliche (Potential-) lagen LP-Dicke wächst schlechtere Wärmeabfuhr FH-Giessen/Dr.Thüringer IMP_LP01 Hightech- Leiterplatten mit Prioritäts- Kompromissen Anforderungen an Hightech-Leiterplatten Mechanische Forderungen Kleine Strukturbreiten : typ µm Hohe Verbindungsdichte: Sackloch-Multilayer O 0,1... 0,3 mm (z.b. Laser-Vias bzw. Plasma-Ätztechnik) Beidseitige Bestückung : SMD, BGA, MCM, COB Hohe Wärmeabfuhr : Metallkerne oder -bleche Elektrische Forderungen Thermal- Haushalt System-Design Mechanik- Entwicklung System- Designer LP- Layouter Logik- Entwicklung Signal- Integrität/ Impedanz Übertragungs-Qualität : Definierte Impedanzen der Signallagen wenige Lagenwechsel & Vias "HF"- Stromversorgung : Potentiallagen als Platten-Kondensator Störungs-Abschirmung : Potentialflächen über Signallagen Produktion & Testen Kosten (Einkauf) EMV/CE FH-Giessen/Dr.Thüringer IMP_LP03

11 Berufsqualifikation LP-Layouter System-Designer Wann spricht man von High-Speed-Elektronik? LP-Layouter System-Designer Funktion / Kompetenz Allgemeine Fähigkeiten Fachliche Qualifikation Auftragnehmer des Entwicklers (z.t. Partner) Mechanische Kenntnisse Geometrisches Denken Regelnbezog.Vorgehen Zuverlässigkeit CAD-Tool-Erfahrung LP- & Bauteil-Kenntnisse Elektrotechn.Grundkennt. Layoutpraxis; LP-Normen Berater & Koordinator aller Systembeteiligten System- und Kostendenken Teamfähigkeit; Kreativität Präsentationstechniken Toolkenntnisse: CAE+CAD+ CAM ; Fertigungserfahrung Physikal. + elektron. Wissen Endprodukt-Normen (CE) High-Speed-Probleme Signal-Oszillation durch HF im Digitalimpuls Mit zunehmender Taktfrequenz müssen Bauteile immer schneller schalten. Schaltzeiten im ns-bereich sind heute üblich auch wenn es die Taktfrequenz garnicht erfordert. Das sog. Die-Shrinking (mehr Chips mit kleineren Strukturen pro Wafer) führt physikalisch zu kleineren Chip-Kapazitäten und damit zu kürzeren Schaltzeiten Crosstalk zwischen 2 Leitungen durch magnetische & elektrische Feldkopplung Synchronisierung (Timing) Active line (agressor) Chip Clock Signal A Chip Signale A und B müssen den Empfänger-Chip im gleichen Clock-Zyklus erreichen. Signal B U H U L Passive line (victim) high - low threshold limits Time A B Bei geringer Clockfrequenz ist der Zeitunterschied zw. A und B unbedeutend, nicht jedoch bei erhöhter Clockfrequenz

12 Reflexionen und Fehltriggerungen Kurze Impulse werden an hochohmigen Leitungsenden und Verzweigungen reflektiert Signalverfälschung durch Reflexion führt zu Mehrfachtriggerungen Spannungseinbrüche in der Stromversorgung Schnell schaltende Bustreiber benötigen hohe Impulsströme im Amperebereich aus dem Stromversorgungssystem. I ges +3V Z = 60 Ohm 3V V H Overshoot / Undershoot V H Multi-Crossing Fehler Spannungseinbrüche mit gegenseitiger Störung von Schaltkreisen oder auch Verhinderung des schnellen Schaltens GND V L V L GND Z ELKO R DC 1/ωC L'/C' High-Speed-Design Maßnahmen Hohe Integration der Bauteile (IC, MCM, ML-LP) zur Minimierung der Signalwege Impedanzkontrollierte Leiterbahnen mit Anpass- oder Abschlusswiderständen Leiterplatten-Lagenaufbau mit definierten Impedanzen, Schirm- und Potentiallagen Gegenseitige Abstands- und Längenkontrolle von Leiterbahnen (Timing und Crosstalk) Topologisch durchdachte Leitungsstrukturen und Verzweigungen (Bus, Stern, Baum) Impedanzarme Multilayer-Stromversorgung mit geeignet plazierten Blockkondensatoren Ende des Einführungskapitels