Architektur und Organisation von Rechnersystemen

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1 Architektur und Organisation von Thema heute: Andere Prozessorarchitekturen: VLIW very long instruction word (TI DSP), DSP-Architekturen, AMD-QuantiSpeed-Architektur, x Technology, AMD Hammer (K8), Benchmark-Tests, Ulrich Schaarschmidt (ArcOrg15_V08) FH Düsseldorf, SS Literaturhinweise (1) Herrmann, Paul: Rechnerarchitektur (Aufbau, Organisation uind Implementierung, inklusive 64-Bit-Technologie und Parallelrechner) 4. Auflage, aktual. U. erweiterte Aufl. 2011, Vieweg+Teubner Verlag (2) Siemers, Christian: Prozessortechnologie (Rechnerarchitekturen, Performance-Oprimierung, Alternative CPU-Designs) tecchannel compact, PC Welt Sonderausgabe (3) Märtin, Christian: Einführung in die Rechnerarchitektur (Prozessoren und Systeme) 2003, Fachbuchverlag Leipzig im Carl Hanser Verlag (4) Tanenbaum, A. S.: Computerarchitektur (Strukturen Konzepte Grundlagen) 5. Auflage, 2006, Prentice Hall / Pearson Studium U.G. Schaarschmidt, FH - D 2 (c) U. G. Schaarschmidt -- FH D 1

2 Literaturhinweise (5) nn, White Paper: QuantiSpeed Architektur ADVANCED MICRO DEVICES,INC., 2001 (6) nn. White Paper: X86-64 Technology ADVANCED MICRO DEVICES,INC., 2001 (7) nn. White Paper: AMD Eighth-Generation Processor Architecture ADVANCED MICRO DEVICES, INC., 2001 (8) Patterson, David A.; Hennessy, John L.: Rechnerorganisation und Rechnerentwurf (die Hardware/Software- Schnittstelle) 4. vollständig überarbeitete Auflage, 2011 Oldenbourg Verlag U.G. Schaarschmidt, FH - D 3 VLIW Very Long Instruction Word Computing Breites Befehlswort, das in Felder eingeteilt ist, Diese Felder steuern mehrere Funktionseinheiten im Prozessor unabhängig voneinander, Ein zentrales Leitwerk holt in jedem Takt einen breiten Befehl (wie bei RISC) aus dem Befehlsspeicher und stösst die darin kodierten Operationen in parallelen Funktionseinheiten zur Ausführung an U.G. Schaarschmidt, FH - D 4 (c) U. G. Schaarschmidt -- FH D 2

3 VLIW-Architektur mit 16 Funktionseinheiten [Herrmann] U.G. Schaarschmidt, FH - D 5 Compiler zu VLIW Macht die Vorarbeit, muss die Befehle sortieren und bestmöglich zusammenfassen, Analyse des Programmcodes, Ersatz von bestimmten Befehlen, Parallelisierung des Codes und Zusammensetzen der langen Befehlswörter (512 Bits oder länger), U.G. Schaarschmidt, FH - D 6 (c) U. G. Schaarschmidt -- FH D 3

4 Digitaler Signalprozessor TMS 320 C62x/C67x U.G. Schaarschmidt, FH - D 7 Was zeichnet einen DSP gegenüber einem MC aus? Unter digitaler Signalverarbeitung (Digital Signal Processing) versteht man die numerische Verarbeitung abgetasteter Signale. Die Fähigkeit verschiedenartige Operationen in einem Befehlszyklus durchzuführen. Typisch sind wenigstens eine MAC/ALU/SHIFT-Operation und zwei Speicherzugriffe, die parallel zum Programmspeicherzugriff durchgeführt werden. Die meisten Prozessoren unterstützen zudem die gleichzeitige Modifikation der Adresszeiger (Indexregister), die auf Speicherzellen zeigen, auf die zugegriffen werden soll U.G. Schaarschmidt, FH - D 8 (c) U. G. Schaarschmidt -- FH D 4

5 Modell eines DSP-Systems [DARC,2002] U.G. Schaarschmidt, FH - D 9 Zeitkontinuierliches A(t) und abgetastetes Signal mit Amplitudenquantisierung [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 10 (c) U. G. Schaarschmidt -- FH D 5

6 Rekonstruiertes Signal am Ausgang eines D/A-Wandlers [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 11 Nyquist-Kriterium Das Nyquist-Kriterium fordert, dass alle Frequenzkomponenten im abgetasteten Signal unterhalb der halben Abtastrate liegen. [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 12 (c) U. G. Schaarschmidt -- FH D 6

7 Abgetastetes Sinussignal mit f = fs/2 [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 13 Vereinfachte Darstellung eines MAC (eines ADSP-218x) [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 14 (c) U. G. Schaarschmidt -- FH D 7

8 Rekursive Filter (Infinite Impulse Response, IIR) Rekursive Filter stellen eine sehr effektive Methode der Frequenzgangbeeinflussung in abgetasteten Systemen dar. Mit Hilfe der folgend beschriebenen Struktur lassen sich beinahe alle aus der Analogtechnik bekannten Filtercharakteristiken nachbilden. Anders als bei ihren analogen Pendants hängt jedoch die erzielte Übertragungsfunktion von IIR-Filtern nicht von Bauteiletoleranzen oder der Temperatur ab, sondern lässt sich exakt vorherbestimmen. [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 15 Struktur eines IIR-Filters 2. Ordnung [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 16 (c) U. G. Schaarschmidt -- FH D 8

9 Transversal-Filter (Finite Impulse Response, FIT) Transversal-Filter (FIR) haben in der analogen Welt kein Gegenstück. FIR-Filter unterscheiden sich von IIR-Filtern dadurch, dass die Koeffizienten im Rückkopplungszweig gleich Null sind. FIR- Filter haben die Wirkung einer gewichteten gleitenden Mittelwertbildung. [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 17 Struktur eine FIR-Filters mit N Taps [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 18 (c) U. G. Schaarschmidt -- FH D 9

10 Fourier-Transformation und FFT Mit Hilfe der wert- und zeitkontinuierlichen Fourier-Transformation lässt sich ein beliebiges Zeitsignal in den Frequenzbereich abbilden. Umgekehrt ermöglicht die inverse Fourier-Transformation die Abbildung eines im Frequenzbereich dargestellten Signals in den Zeitbereich. Beide Darstellungen haben denselben Informationsgehalt und beschreiben ein Signal vollständig und eindeutig. [TB Mikroprozessortechnik] U.G. Schaarschmidt, FH - D 19 Quantensprung? Die QuantiSpeed Architektur ermöglicht es AMD Athlon XP Prozessoren, verglichen mit Wettbewerbsmodellen, mehr Arbeit pro Taktzyklus (IPC) zu verrichten. Gleichzeitig werden relativ hohe Taktfrequenzen realisiert. Aus diesen beiden Gründen, ist die QuantiSpeed Architektur das Schlüsselelement, das AMD Athlon XP Prozessoren einen Quantensprung in der praxisgerechten Anwendungs-Performance ermöglicht U.G. Schaarschmidt, FH - D 20 (c) U. G. Schaarschmidt -- FH D 10

11 Real World Application Performance Der Mikroprozessor ist das Schlüsselelement, das die Effizienz eines Computersystems bei der Ausführung bestimmter Aufgaben in geringst möglicher Zeit maßgeblich bestimmt. Dies wird auch als Real-World Application Performance (Praxisgerechte Anwendungs- Performance) bezeichnet. [AMD] U.G. Schaarschmidt, FH - D 21 QuantiSpeed Die Anwendungs-Performance wird durch zwei Faktoren bestimmt. 1. Die Taktfrequenz des Prozessors, gemessen in Megahertz bzw. Gigahertz 2. Die Arbeitsmenge, die ein Prozessor in einem definierten Taktzyklus verrichten kann, gemessen in Befehlen pro Taktzyklus (IPC = Instructions per Clock Cycle). Anwendungs-Performance=[Taktfrequenz]x[verrichtete Arbeit] Anwendungs-Performance = GHz x IPC U.G. Schaarschmidt, FH - D 22 (c) U. G. Schaarschmidt -- FH D 11

12 Was ist QuantiSpeed- Architektur? 1. Neunfache, komplett pipelinegestützte superskalare Mikroarchitektur, 2. Superskalare, komplett pipelinegestützte Fließkommaeinheit (FPU), 3. Hardwareseitiger Vorab-Datenzugriff 4. Exklusive und spekulative Translation Look-aside Buffers (TLB) U.G. Schaarschmidt, FH - D 23 X86-64 Technologie AMD's strategy of extending the x86 architecture for 64-bit computing is a straightforward alternative to total conversion using incompatible instruction sets. AMD processors including the x86-64tm technology will permit platform suppliers, developers, corporate MIS departments and consumers to transition to 64- bit environments gradually, while continuing to run 32-bit applications without incurring performance penalties. By providing a smoother migration to 64- bit computing, AMD's strategy is designed to save its customers billions of dollars in software redevelopment and deployment costs U.G. Schaarschmidt, FH - D 24 (c) U. G. Schaarschmidt -- FH D 12

13 Betriebsmodi des x86-64 [3] U.G. Schaarschmidt, FH - D 25 Vergleich U.G. Schaarschmidt, FH - D 26 (c) U. G. Schaarschmidt -- FH D 13

14 U.G. Schaarschmidt, FH - D 27 Registererweiterung For 16-bit operations, the two bytes of Register A are addresses as AX For 32-bitoperations, the four bytes of Register A are addressed as EAX For 64-bitoperations, the eight bytes of Register A are addressed as RAX [3] U.G. Schaarschmidt, FH - D 28 (c) U. G. Schaarschmidt -- FH D 14

15 U.G. Schaarschmidt, FH [4] - D 29 Integrierter DDR DRAM Memory Controller [4] U.G. Schaarschmidt, FH - D 30 (c) U. G. Schaarschmidt -- FH D 15

16 4-Prozessor-System-Architektur [4] U.G. Schaarschmidt, FH - D 31 Four-processor Hammer Processor System with Northbridge Blocks [4] U.G. Schaarschmidt, FH - D 32 (c) U. G. Schaarschmidt -- FH D 16

17 Hammer Processor Northbridge Functional Block Connectivity U.G. Schaarschmidt, FH - D Bit x86 Instruction Set Architecture Support The AMD Hammer processor microarchitecture features support for all 32-bit industry-standard architectural extensions supported by previous AMD processor generations, including Intel s MMX and AMD s 3DNow! Professional technology (combining Enhanced 3DNow! technology and SSE). In addition, it introduces support for all instructions necessary to be fully compatible with SSE2 technology U.G. Schaarschmidt, FH - D 34 (c) U. G. Schaarschmidt -- FH D 17

18 3 Ziele des Hammer (8. Gen.) Establish the x86-64 instruction set architecture. Set the precedent for eighth-generation 32-bit x86 performance. Build a scalable system architecture that meets the needs of multiple processor generations by integrating the memory controller into the processor microarchitecture and enabling a highly scalable system bus via HyperTransport technology U.G. Schaarschmidt, FH - D 35 Der Hammer?! The result is a single, highly scalable architecture that provides next-generation performance across industry segments by having a flexible upgrade path from 32- to 64-bit x86 architecture. It is designed to deliver superior performance on today s and tomorrow s applications U.G. Schaarschmidt, FH - D 36 (c) U. G. Schaarschmidt -- FH D 18

19 Superskalare Architektur Wenn 1 (fünfstufige) Pipeline gut ist, dann sind 2 Pipelines vermutlich noch besser. Ab dem ersten Pentium verfügen die Prozessoren über 2 Pipelines (u und v). Der 486 hatte nur 1 Pipeline, davor gab es bei Intel keine Pipelines. Bei gleicher Taktrate ist ein Pentium, der für ihn optimierten Code ausführt, bei Int- Prog. fast doppelt so schnell wie der U.G. Schaarschmidt, FH - D stufige Pipeline beim Intel Prescott Gegenüber dem bisherigen Spitzenreiter Intel- Northwood wurde die Pipeline um 20 Stufen erweitert, um bei den hohen Taktfrequenzen die einzelnen Stufen möglichst einfach ausfallen zu lassen. Dafür sind die Auswirkungen auf die Performance umso dramatischer, wenn die Pipeline ins Stocken gerät. Deshalb wurden einige Prozessordetails (z.b. Sprungvorhersage, nur noch alle Befehle eine falsche Sprungvorhersage, verbesserter HW- Prefetch bringt 10% mehr Performanz, bei Spielen und wiss. Berechnungen sogar über 100%) verbessert und die Caches deutlich vergrößert U.G. Schaarschmidt, FH - D 38 (c) U. G. Schaarschmidt -- FH D 19

20 Parallelisierung ohne Ende Intel s P4 hat 3 Ganzzahl- und 2 Gleitkomma-Ausführungseinheiten, AMD s Athlon XP/MP hat jeweils 3 von jeder Sorte. Multithreading keine (geringe) Datenabhängigkeiten zwischen den Threads U.G. Schaarschmidt, FH - D 39 Klassifizierungssysteme Benchmark - Programme Gewünscht ist ein Leistungsvergleich (Performanz) von verschiedenen Prozessoren, Controllern oder ganzen Systemen. Diese Maßzahlen sind jeweils nur für bestimmte Anwendungen bzw. eine bestimmte HW-Umgebung gültig U.G. Schaarschmidt, FH - D 40 (c) U. G. Schaarschmidt -- FH D 20

21 Performance als Masszahl zur Bewertung Die Performance eines Prozessors ist als der Kehrwert der Zeitspanne definiert, welche dieser für eine anwendungsspezifische Aufgabe benötigt. Performance(x)= Ausführungszeit(x) Dhrystone, Whetstone, SPECInt, SPECfp, BAPCo ergeben einheitenlose Masszahlen U.G. Schaarschmidt, FH - D 41 Anwendungsspezifischer Leistungsverbrauch Instuction Count: Der I.C. zählt die Anzahl der Instruktionen, um eine anwendungsspezifische Aufgabe zu kodieren. Der I.C. stellt damit ein Mass für die Güte des Befehlssatzes dar U.G. Schaarschmidt, FH - D 42 (c) U. G. Schaarschmidt -- FH D 21

22 Clock Cycles per Instruction (CPI) Bei P ähnlichen Aufbaus (RISC, Superscalare P) liefert die Angabe der CPI einen guten Anhaltspunkt zur Leistungsfähigkeit der jeweiligen Architektur: CPU Taktrate * Ausführungszeit(x) CPI(x) = Instruction-Count MIPS und MFLOPS sind in ihrer Aussagekraft eher gering dabei wird keinerlei Bezug auf die Komplexität des Programms genommen U.G. Schaarschmidt, FH - D 43 Weitere Vergleichsmöglichkeiten Clockrate, Codedichte (ARM dumb), Kontextwechselzeit, Interrupt-Antwortzeit, Interrupt-Overhead-Zeit U.G. Schaarschmidt, FH - D 44 (c) U. G. Schaarschmidt -- FH D 22

23 8. Übungsaufgabe a) wodurch unterscheiden sich DSP von Universalprozessoren? b) Wie setzt sich die Leistungsbewertung der Firma AMD zum Vergleich der Prozessorleistungsfähigkeit zusammen? c) Was kann man sich unter VLIW vorstellen? U.G. Schaarschmidt, FH - D 45 (c) U. G. Schaarschmidt -- FH D 23

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