Boundary Scan Days 2009

Größe: px
Ab Seite anzeigen:

Download "Boundary Scan Days 2009"

Transkript

1 Boundary Scan Days 2009 Einsatz von Virtual JTAG (Altera) für Flash - & EEPROM - Programmierung Dammert Tobias & Knüppel Lars Nokia Siemens Networks GmbH & Co. KG Standort Bruchsal Test Engineering 1 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

2 Agenda Herr Knüppel Einführung Motivation Lösungsansatz Herr Dammert Anwendungsbeispiel Umsetzung/Erstellung 2 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

3 Nokia Siemens Networks GmbH & Co. KG Standort Bruchsal Nokia Siemens ist ein Gemeinschaftsunternehmen zwischen der deutschen Siemens AG & der finnischen Nokia Oyj Das Nokia Siemens Networks Produktportfolio besteht aus Hard- und Softwarekomponenten für Sprach- und Datenkommunikation in Fest- und Mobilfunknetzen sowie Dienstleistungen zur Konfiguration, Installation und Wartung. 3 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

4 Motivation / Problemstellung Motivation Frequenzmessung (z.b. Quarze) aufgrund fehlerhafter Bestückung Erhöhung des Test Coverage Kein Funktionstest Programmierung von Config-EEPROMS (Hervorragender Support von Goepel bei der Beseitigung der Quartus II Bugs) Ansatz Verwendung der prüflingseigenen Ressourcen a) durch Prozessoren (Umfangreiches Know-how, hohe Komplexität) b) durch FPGA s (Know-how erforderlich, schnellerer Einstieg) Entscheidung Verwendung der Altera FPGA s Entwicklungstools verfügbar Know-how verfügbar 4 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

5 Prinzip / Ansatz FPGA Test Design Counter Prog. Config Prom Firmware Clock Generator Signal Routing Serial Flash Loader von Altera Zugriff auf alle Pins (auch ohne BSCAN Funktionalität) 5 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

6 BScan test BScan programming Die Anwendung Unit Under Test Clock source Altera Cyclone FBGA s Cyclone family familiy BSCAN Device FPGA Result Interface similar to I²C-Bus FPGA Realtime test design programmed by BSCAN IEEE1149 Goepel CASLAN command language IEEE1149 SVF programming via CASCON Galaxy 6 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

7 Ablauf / Fazit / Fragestellung Ablauf Erstellen eines Prototypen FPGA Design mit VHDL Programmierung des Design via SVF mit CASCON GALAXY Entwurf der FPGA Steuerung mit der CASLAN-Syntax Fazit Nutzen abhängig vom Board Design Einfache Anwendungen kurzfristig realisierbar Genauigkeit der Frequenzmessung abhängig vom BG Referenztakt Bei steigender Komplexität steigt der Steuerungsaufwand Fragen: Schnellere Programmierung möglich, Echtzeit? RAM, Flash, etc. testbar? Einfachere Steuerungsfunktionalität? 7 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

8 BSCAN Altera FPGA Virtual JTAG Interface Unit Under Test Altera Cyclone Altera FBGA s Cyclone familiy familiy FPGA Realtime test design Design including Virtual JTAG 8 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

9 Anwendungsbeispiel(1) Prüfling 9 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

10 Anwendungsbeispiel(2) Prüfling 10 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

11 Anwendungsbeispiel(3) Aufbau des Prüflings 2 * FLASH - Bausteine 10 * RAM - Bausteine 11 * BSCAN - IC s ca. 50 * Logic - Cluster 11 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

12 Anwendungsbeispiel(4) Aufbau - Flash-Zugriffe OE/WE D0 D7 A0 A22 WE-Signal OE/WE D0 D7 A0 A22 OE/WE D0 D7 A0 A22 OE/WE D0 D7 A0 A22 Die Ansteuerung des Flash ist über 3 BSCAN - Bauelemente möglich Das WE-Signal ist über die Backplane zugreifbar! 12 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

13 Anwendungsbeispiel(5) Besonderheit des Prüfling (1) Der Flash kann vollständig über einen FPGA angesteuert werden Einsatz für Virtual JTAG von ALTERA 13 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

14 Anwendungsbeispiel(5) Besonderheit des Prüfling (2) Der Flash kann vollständig über einen FPGA angesteuert werden Einsatz für Virtual JTAG von ALTERA 14 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

15 Standard JTAG vs. Virtual JTAG? Unterschied und Möglichkeiten (1)? Standard JTAG Extest VIRTUAL JTAG User Register Core TAP Core TAP Core-Logik abgetrennt Aus- und Eingänge werden über BSCAN gesteuert Pins ohne BSCAN-Zelle können nicht kontrolliert werden Frequenz Pin = 1 / (TCK * BSCAN-Zellen + Overhead) Direkter Zugriff auf Core-Logik möglich Aus und Eingänge werden vom Core gesteuert Pins ohne BSCAN-Zelle können kontrolliert werden Frequenz Pin = TCK/2 15 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

16 Standard JTAG vs. Virtual JTAG? Unterschied und Möglichkeiten (2)? Standard JTAG Extest VIRTUAL JTAG User Register Core TAP Core TAP Core-Logik abgetrennt Aus- und Eingänge werden über BSCAN gesteuert Pins ohne BSCAN-Zelle können nicht kontrolliert werden Frequenz Pin = 1 / (TCK * BSCAN-Zellen + Overhead) Direkter Zugriff auf Core-Logik möglich Aus und Eingänge werden vom Core gesteuert Pins ohne BSCAN-Zelle können kontrolliert werden Frequenz Pin = TCK/2 16 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

17 Umsetzung/Erstellung (1) FPGA-Design Erstellung Megafunction / sld_virtual_jtag aus Altera Library ermöglicht den direkten Zugriff auf den Core des Bauelementes über TDI/TDO/TMS/TCK/TRST 17 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

18 Umsetzung/Erstellung (2) FPGA-Design Erstellung Nachbildung einer BSCAN-Zelle OUT und IN wurden im FPGA-Code getrennt beschrieben und über einen IO-Buffer geführt. Ermöglicht das gleichzeitige Treiben und Messen der Pins 18 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

19 Umsetzung/Erstellung (3) FPGA-Design Erstellung Virtual Connector Anwender spezifischer FPGA-Code zur Ansteuerung des Flashs. Verilog HDL / VHDL 19 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

20 Umsetzung/Erstellung (4) FPGA-Design Erstellung Beschreibung der Aus- und Eingänge Datenword 1 Datenword 2 Datenword 319 Datenword 320 End- Adresse Start- Adresse Ready bit D0..D7 D0..D7... D0..D7 D0..D7 A0..A22 A0..A22 1 bit 1 bit Ein Virtual_DRSHIFT schreibt in dieses Register Start bit Ein Virtual_IRSHIFT schreibt in dieses Register 20 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

21 21 Nokia Siemens Networks Tobias Dammert & Lars Knüppel Umsetzung/Erstellung (4) Beispiel Erase Flash - detail

22 Umsetzung/Erstellung (5) Einbindung in CASCON Instructions in Cascon Library einfügen 22 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

23 Umsetzung/Erstellung (6) Einbindung in CASCON Data Register in Cascon Library einfügen IR Formel = (Länge IR-Register) + Adresse IR Beispiel = (3) [Wenn IR kleiner 4, muss 4 verwendet werden] DR Formel = (Länge DR-Register) DR Beispiel = (0-2067) Nokia Siemens Networks Tobias Dammert & Lars Knüppel

24 Umsetzung/Erstellung (7) Aufruf in CASCON Ansteuerung des FPGA Codes aus Caslan ldi D3, JTAG_HUB_VIRTUAL_IR; irshift; ld D3, VIRTUAL_IR, temp_var_5; drshift; ldi D3, JTAG_HUB_VIRTUAL_DR_2608; irshift;... ld D3:VIRTUAL_DR_2608,temp_var_2608; drshift; ldi D3, JTAG_HUB_VIRTUAL_DR_2608; irshift;... drshift; ld temp_var_2608, D3:VIRTUAL_DR_2608; Laden einer Instruktion in den FPGA Ein Register des FPGA s beschreiben Ein Register des FPGA s lesen 24 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

25 Umsetzung/Erstellung (8) Beispiel Erase Flash - detail PROC READ_STATUS_AND_WAIT_FINISH_2608_for_erase; begin timeout := 0; CLOCK RUNIDLE, 25; wait 2000; ld D3:VIRTUAL_DR_2608,0;drshift; ld SHIFT_REGISTER_2608, D3:VIRTUAL_DR_2608/m; ror SHIFT_REGISTER_2608,2606; ld ready, SHIFT_REGISTER_2608; while (!ready) do write ('!'); wait 2000; CLOCK RUNIDLE, 25 drshift; ld SHIFT_REGISTER_2608, D3:VIRTUAL_DR_2608/m; ror SHIFT_REGISTER_2608,2606; ld ready, SHIFT_REGISTER_2608; timeout := timeout +1; if timeout > 60 then writeln ('ERROR = TIMEOUT'); STOP 300; end; end; end; PROC ERASE; begin end; ldi D3, JTAG_HUB_VIRTUAL_IR; irshift; ld VIRTUAL_IR, 11010b; drshift; ldi D3, JTAG_HUB_VIRTUAL_DR_2608; irshift; and temp_var_2608, 0; or temp_var_2608, 1; rol temp_var_2608, 2607; ld D3:VIRTUAL_DR_2608,temp_var_2608; drshift; CALL READ_STATUS_AND_WAIT_FINISH_2608_for_erase; writeln (''); 25 Nokia Siemens Networks Tobias Dammert & Lars Knüppel

26 Fragen und Diskussion jetzt aber auch später Nokia Siemens Networks Co. KG Werner-von-Siemens-Strasse Bruchsal Tobias Dammert Test Engineer Phone Lars Knüppel Test Engineer Phone Nokia Siemens Networks Tobias Dammert & Lars Knüppel

Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski

Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski Tickt ihr Board noch richtig? Frequenzmessung durch ChipVORX als Ergänzung zum Boundary Scan Test. Dipl.-Ing. (FH) Martin Borowski 05.03.205 05.03.205 Was ist ChipVORX? 05.03.205 3 Typische Testaufgaben

Mehr

Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge

Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge Automatische Boundary Scan Testgenerierung für scanunfähige Schaltungspartitionen durch modellbasierte Werkzeuge Martin Borowski, GÖPEL electronic GmbH GÖPEL electronic GmbH 2014 Boundary Scan Testprogrammerstellung

Mehr

Boundary Scan Days 2013 Workshop Programmierstrategie. GÖPEL electronic GmbH 2013

Boundary Scan Days 2013 Workshop Programmierstrategie. GÖPEL electronic GmbH 2013 Boundary Scan Days 2013 Workshop Programmierstrategie GÖPEL electronic GmbH 2013 Programmierung von Bauelementen Microcontroller Programmierung (OnChipFlash) Ext. Flash Programmierung NOR, NAND, serieller

Mehr

Marco Sliwa. Regional Sales Manager Deutschland JTAG Technologies B.V.

Marco Sliwa. Regional Sales Manager Deutschland JTAG Technologies B.V. Boundary Scan von der Entwicklung bis zur Produktion Marco Sliwa Regional Sales Manager Deutschland JTAG Technologies B.V. Überblick JTAG Technologies Gegründet 1993 Weltweit führendes Unternehmen im Bereich

Mehr

VarioTAP Einführung Hosea L. Busse

VarioTAP Einführung Hosea L. Busse VarioTAP Einführung Hosea L Busse GÖPEL electronic GmbH 2013 JTAG/Boundary Scan 1 Überblick Was ist VarioTAP? Prinzipielle Struktur eines µcontrollers VarioTAP Teststruktur VarioTAP Testkategorien VarioTAP

Mehr

Embedded Board Test Seminar 2015. Dipl.-Ing. (FH) Martin Borowski

Embedded Board Test Seminar 2015. Dipl.-Ing. (FH) Martin Borowski Embedded Board Test Seminar 2015 ipl.-ing. (FH) Martin Borowski 11.03.2016 1 Seminar: Embedded Board Test Vom esign bis End ofline 11.03.2016 2 Moderne Elektroniken? Fortschritt Quellen: markerfaire.berlin

Mehr

Emulation und Rapid Prototyping. Hw-Sw-Co-Design

Emulation und Rapid Prototyping. Hw-Sw-Co-Design Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture

Mehr

Emulation und Rapid Prototyping

Emulation und Rapid Prototyping Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture

Mehr

Open Source - Mikrokontroller für Mixed Signal ASIC

Open Source - Mikrokontroller für Mixed Signal ASIC Open Source - Mikrokontroller für Mixed Signal ASIC Embedded Computing Conference 30. August 2011 Michael Roth Ablauf Vorstellung IME Motivation Vorstellung einiger OpenSource Mikrokontroller Evaluation

Mehr

CASCON als Funktionstester. Ingenieurbüro Winklhofer COE der Göpel electronic GmbH

CASCON als Funktionstester. Ingenieurbüro Winklhofer COE der Göpel electronic GmbH CASCON als Funktionstester Ingenieurbüro Winklhofer COE der Göpel electronic GmbH Ingenieurbüro Winklhofer über 20 Jahre Hardwareentwicklung 18 Jahre Fertigung (DFM / als Entwickler) 16 Jahre Testentwicklung

Mehr

BitRecords FPGA Modul XC6SLX25_V2.0, Mai2013 1

BitRecords FPGA Modul XC6SLX25_V2.0, Mai2013 1 BitRecords FPGA Modul XCSLX FPGA Modul zur Anwendung im Hobby- und Prototypenbereich Eigenschaften: Xilinx Spartan (XCSLX-FGGC) Nutzer-IOs On-Board 0MHz Oszillator LEDs, Taster Rastermaß:. mm Maße: x mm

Mehr

JUILIET- JTAG Unlimited Tester Am Beispiel eines Automotive-Projekts. Ingenieurbüro Winklhofer

JUILIET- JTAG Unlimited Tester Am Beispiel eines Automotive-Projekts. Ingenieurbüro Winklhofer JUILIET- JTAG Unlimited Tester Ingenieurbüro Winklhofer Ingenieurbüro Winklhofer über 20 Jahre Hardwareentwicklung 20 Jahre Fertigung (DFM / als Entwickler) 18 Jahre Testentwicklung (DFT / ICT / FKT) 16

Mehr

Erfolg mit Embedded Vision Systemen. Dipl.-Ing. Carsten Strampe Embedded Vision Systeme 1

Erfolg mit Embedded Vision Systemen. Dipl.-Ing. Carsten Strampe Embedded Vision Systeme 1 Erfolg mit Embedded Vision Systemen Dipl.-Ing. Carsten Strampe Embedded Vision Systeme 1 Erfolg mit Embedded Vision Systemen Embedded Prozessoren vs. X86er Derivate DSP vs. FPGA vs. GPP wer ist geeigneter

Mehr

Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO

Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO Dipl.-Ing. (FH) Christoph Landmann, M.Sc. Regional Product Engineer Automated Test National Instruments Germany GmbH Agenda Was ist Peer-To-Peer

Mehr

Embedded Linux für SoC Applikationen

Embedded Linux für SoC Applikationen Mitglied der Helmholtz-Gemeinschaft Embedded Linux für SoC Applikationen Beispielkonfiguration Virtex4 FX12 23. März 2009 Georg Schardt Embedded Linux für SoC Applikationen Modulaufbau Entwicklungsumgebung

Mehr

Bit Error Rate Test (BERT) durch FPGA Embedded Instruments

Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel (t.wenzel@goepel.com) GOEPEL electronic 2013 Boundary Scan Days Inhalte der Präsentation 1 2 3 Theorie des Bit Error Rate Test Verfügbare

Mehr

ABex eine universelle Prüfplattform für den Funktionstest, In Circuit Test und Halbleitertest

ABex eine universelle Prüfplattform für den Funktionstest, In Circuit Test und Halbleitertest ABex eine universelle Prüfplattform für den Funktionstest, In Circuit Test und Halbleitertest Matthias Vogel Konrad GmbH m.vogel@konrad technologies.de ATE Systeme Baugruppentest mit unterschiedlichen

Mehr

SOPC basierendes Datenerfassungsmodul für das Auger Engineering Radio Array (AERA)

SOPC basierendes Datenerfassungsmodul für das Auger Engineering Radio Array (AERA) SOPC basierendes Datenerfassungsmodul für das Auger Engineering Radio Array (AERA) M. Balzer, D. Bormann, A. Herth, S. Menshikov, C. Rühle, M. Scherer, A. Schmidt, H. Gemmeke KIT University of the State

Mehr

FlyScan: Wenn eins plus eins mehr als zwei ist

FlyScan: Wenn eins plus eins mehr als zwei ist FlyScan: Wenn eins plus eins mehr als zwei ist (vorgestellt auf der Productronica 2009) Von Bernd Hauptmann Sales Manager Seica Deutschland GmbH, Die echte Integration zwischen ATE Flying Prober und Boundary

Mehr

8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382

8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382 8.0 Erweiterung mit dem 8 Bit D/A Maxim MAX5382 Der MAX5382 ist ein 8 Bit DA Wandler im SOT23 Gehäuse. Der MAX5380 besitzt eine interne Referenzspannung von 2 V, der MAX5381 von 4 Volt und der verwendete

Mehr

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN?

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN? JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN? Dipl.-Ing. Mario Berger, GÖPEL electronic GmbH, Jena 1 Das Testen einer integrierten Schaltung Seit es integrierte Schaltungen gibt besteht

Mehr

Atmel AVR für Dummies

Atmel AVR für Dummies Atmel AVR für Dummies fd0@koeln.ccc.de 29.12.2005 Übersicht 1 Hardware Kurzvorstellung Atmega8 Programmierkabel (Eigenbau vs. Kommerzlösung) Alternative: Bootloader (Programmieren via rs232) Software Speicher

Mehr

Schritt 1 : Das Projekt erstellen und programmieren des Zählers

Schritt 1 : Das Projekt erstellen und programmieren des Zählers Implementieren eines Mini-Testprogramms Ziel soll es sein ein kleines VHDL Projekt zu erstellen, eine entsprechende Testbench zu schreiben, dass Projekt zu synthetisieren und auf dem FPGA- Testboard zu

Mehr

Programmieren in C Teil 3: Mikrocontrollerprogrammierung

Programmieren in C Teil 3: Mikrocontrollerprogrammierung Programmieren in C Teil 3: Mikrocontrollerprogrammierung 08/30/10 Fachbereich Physik Institut für Kernphysik Bastian Löher, Martin Konrad 1 Tag 1 Hello World 08/30/10 Fachbereich Physik Institut für Kernphysik

Mehr

Application Note. BScan / JTAG Testbus-Fehler wie geht man damit um? Thema:

Application Note. BScan / JTAG Testbus-Fehler wie geht man damit um? Thema: Name: AD0032GV.PDF Version: 1.4 Autor: Gerhard Vieweg Erstellungsdatum: 01.03.2013 email: g.vieweg@goepel.com Thema: BScan / JTAG Testbus-Fehler wie geht man damit um? Diese Applikation Note erklärt Testbus-Fehlermeldungen,

Mehr

Praktikum Systementwurf mit VHDL HDL Design Lab

Praktikum Systementwurf mit VHDL HDL Design Lab Praktikum Systementwurf mit VHDL HDL Design Lab Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit

Mehr

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009 Übungen zu Architektur Eingebetteter Systeme Blatt 5 28./29.05.2009 Teil 1: Grundlagen 1.1: VHDL Bei der Erstellung Ihres Softcore-Prozessors mit Hilfe des SOPC Builder hatten Sie bereits erste Erfahrungen

Mehr

Große Teststrategien klein verpackt

Große Teststrategien klein verpackt Thomas Wenzel (t.wenzel@goepel.com) J.Heiber (j.heiber@goepel.com) Große Teststrategien klein verpackt Neue Applikationen wie das Internet of Things (IoT), Vernetzung im Automotive Bereich oder Smart City,

Mehr

Prozessoren in Programmierbarer Logik

Prozessoren in Programmierbarer Logik Bahne Carstens Prozessoren in Programmierbarer Logik Inhalt Prozessoren in Programmierbarer Logik...1 Inhalt...1 Vorteile...1 Die Prozessor-Lösungen der Größe nach sortiert:...2 PicoBlaze...2 MicroBlaze...3

Mehr

Entwurf und Validierung paralleler Systeme

Entwurf und Validierung paralleler Systeme TECHNISCHE UNIVERSITÄT ILMENAU Entwurf und Validierung paralleler Systeme Integrated Hard- and Software Systems http://www.tu-ilmenau.de\ihs 06.05.2008 Sommersemester 2008 Projektseminar Andreas Mitschele-Thiel

Mehr

JTAG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest

JTAG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest JTG/Boundary Scan Effektiver Baugruppentest vom Prototyp bis zum Serientest Martin Borowski, GÖPEL electronic GmbH Begriffe Begriffe Boundary Scan Begriffe JTG Joint Test ction Group Boundary Scan Begriffe

Mehr

System-orientierte Informatik - Debugging und Validierung

System-orientierte Informatik - Debugging und Validierung Fakultät Informatik Institut für Technische Informatik, Professur Mikrorechner System-orientierte Informatik - Debugging und Validierung Prof. Dr.-Ing. Christian Hochberger Aufgaben des Debugging Auffinden

Mehr

ARM Cortex-M Prozessoren. Referat von Peter Voser Embedded Development GmbH

ARM Cortex-M Prozessoren. Referat von Peter Voser Embedded Development GmbH ARM Cortex-M Prozessoren Referat von Peter Voser Embedded Development GmbH SoC (System-on-Chip) www.embedded-development.ch 2 Instruction Sets ARM, Thumb, Thumb-2 32-bit ARM - verbesserte Rechenleistung

Mehr

NT-Electronics Bausatz-Beschreibung Version: 3

NT-Electronics Bausatz-Beschreibung Version: 3 1 von 8 1. Allgemeine Beschreibung Der unterstützt die Programmierung des Konfigurations- Flash auf der Mercury-EU Leiterplatte. Selbstverständlich können auch andere Altera FPGA s und Flash Bausteine

Mehr

Programmiersprachen für eingebettete Systeme. 2008 Jiri Spale, Programmierung eingebetteter Systeme 1

Programmiersprachen für eingebettete Systeme. 2008 Jiri Spale, Programmierung eingebetteter Systeme 1 Programmiersprachen für eingebettete Systeme 2008 Jiri Spale, Programmierung eingebetteter Systeme 1 Programmiersprachen Kategorien Der Einsatz hängt von der Anforderung ab General Purpose Sprachen - z.b.

Mehr

JTAG-Interface. Gliederung. Überblick über Aufbau, Funktion und Nutzung. Einführung Aufbau und Funktionsweise Nutzung Einschätzung

JTAG-Interface. Gliederung. Überblick über Aufbau, Funktion und Nutzung. Einführung Aufbau und Funktionsweise Nutzung Einschätzung JTAG-Interface Überblick über Aufbau, Funktion und Nutzung Stephan Günther, Informationssystemtechnik, TU Dresden Gliederung Gliederung Einführung Nutzung Einschätzung 2 Gliederung 3 Einführung Begrifsdefinition

Mehr

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG)

2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins. 2.5 Boundary Scan (JTAG) 2.5 Boundary Scan (JTAG) JTAG = Joint Test Action Group (für Boundary Scan verantwortliches Gremium) 2.5.2 Prinzipieller Aufbau eines Boundary-Scan-fähigen Bausteins Boundary-Scan-Zelle 2.5. Überblick

Mehr

Die Integration zukünftiger In-Car Multimedia Systeme unter Verwendung von Virtualisierung und Multi-Core Plattformen

Die Integration zukünftiger In-Car Multimedia Systeme unter Verwendung von Virtualisierung und Multi-Core Plattformen Die Integration zukünftiger In-Car Multimedia Systeme unter Verwendung von Virtualisierung und Multi-Core Plattformen 0. November 0 Sergio Vergata, Andreas Knirsch, Joachim Wietzke Echtzeit 0 Agenda Motivation

Mehr

multimess Bedienungsanleitung Funktionserweiterung 4F144-1-LED-ESMSMT-... 4F144-2-LED-ESMSMT-... Dreiphasiges Netzmessinstrument

multimess Bedienungsanleitung Funktionserweiterung 4F144-1-LED-ESMSMT-... 4F144-2-LED-ESMSMT-... Dreiphasiges Netzmessinstrument Bedienungsanleitung Funktionserweiterung Dreiphasiges Netzmessinstrument multimess 4F144-1-LED-ESMSMT-... 4F144-2-LED-ESMSMT-... Ihr Partner in Sachen Netzanalyse Inhaltsverzeichnis 1 multimess 4F144-1-LED-ESMSMT-...

Mehr

Der Toy Rechner Ein einfacher Mikrorechner

Der Toy Rechner Ein einfacher Mikrorechner Der Toy Rechner Ein einfacher Mikrorechner Dr. Gerald Heim Haid-und-Neu-Str. 10-14 76131 Karlsruhe 16. Mai 1995 Allgemeine Informationen 2 Quelle: Phil Kopmann, Microcoded versus Hard-Wired Logic, Byte

Mehr

Effizienz im Vor-Ort-Service

Effizienz im Vor-Ort-Service Installation: Anleitung SatWork Integrierte Auftragsabwicklung & -Disposition Februar 2012 Disposition & Auftragsabwicklung Effizienz im Vor-Ort-Service Disclaimer Vertraulichkeit Der Inhalt dieses Dokuments

Mehr

I2C-Echtzeituhr am Atmel AVR

I2C-Echtzeituhr am Atmel AVR Fachbereich Elektrotechnik und Informatik Labor für Angewandte Informatik und Datenbanken Praktikum Mikrocontroller und DSP (EMD) Prof.Dr.-Ing. E. Coersmeier I2C-Echtzeituhr am Atmel AVR Name, Vorname

Mehr

SP7 LabVIEW-Toolkit Schnellanleitung

SP7 LabVIEW-Toolkit Schnellanleitung SP7 LabVIEW-Toolkit Schnellanleitung DATA AHEAD SP7 ist ein einfach zu bedienendes Toolkit für NI LabVIEW um mit Siemens SPS-Steuerungen zu kommunizieren. Dabei stellt es Funktionen für das Lesen und Schreiben

Mehr

Symmetric Multiprocessing mit einer FPGA basierten. Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010

Symmetric Multiprocessing mit einer FPGA basierten. Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010 Symmetric Multiprocessing mit einer FPGA basierten MPSoC Plattform Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010 Inhalt Motivation Vorarbeiten Ziele für die Masterarbeit Vorgehensweise

Mehr

Kombination verschiedener Test-Strategien mit NI-TestStand

Kombination verschiedener Test-Strategien mit NI-TestStand Kombination verschiedener Test-Strategien mit NI-TestStand Agenda --- Gesamtüberblick Anforderungen an Funktionstest-System Integration JTAG / Boundary Scan von Göpel Electronics Integration NI Vision

Mehr

MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP)

MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP) MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP) Oliver Steinhauer.mobile PROFI Mobile Business Agenda MOBILE ENTERPRISE APPLICATION PLATFORM AGENDA 01 Mobile Enterprise Application Platform 02 PROFI News

Mehr

Teil 1: Digitale Logik

Teil 1: Digitale Logik Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines

Mehr

FPGA-Based Architecture for Pattern Recognition

FPGA-Based Architecture for Pattern Recognition Institut für Technik der Informationsverarbeitung FPGA-Based Architecture for Pattern Recognition Institut für Prozessdatenverarbeitung und Elektronik - IPE, KIT University of the State of Baden-Wuerttemberg

Mehr

ATXMega256a3-Controllerboard. mit 4,3", 5" oder 7" Touch-LCD-Farbdisplay und High-Level-Grafikcontroller

ATXMega256a3-Controllerboard. mit 4,3, 5 oder 7 Touch-LCD-Farbdisplay und High-Level-Grafikcontroller RIBU 6. A-8160 Preding. Tel. 03172/64800. Fax 64806 RIBUMühenweg ELEKTRONIK VERSAND e-mail: office1@ribu.at. Internet: http://www.ribu.at ATXMega256a3-Controllerboard mit 4,3", 5" oder 7" Touch-LCD-Farbdisplay

Mehr

Einführung in VHDL. 1 ARCHITECTURE Tauschen OF B e i s p i e l IS. 2 SIGNAL a, b : STD_LOGIC; 4 BEGIN. 5 PROCESS( a, b ) 6 BEGIN.

Einführung in VHDL. 1 ARCHITECTURE Tauschen OF B e i s p i e l IS. 2 SIGNAL a, b : STD_LOGIC; 4 BEGIN. 5 PROCESS( a, b ) 6 BEGIN. 2 Einführung in VHDL Wie bereits in der Einleitung erwähnt ist VHDL eine Hardwarebeschreibungssprache, die sich im Gegensatz zu Softwaresprachen dadurch auszeichnet, dass Abarbeitungen paralell ablaufen

Mehr

Microsoft.NET Gadgeteer: Ein raffinierter Weg zum Embedded-Produkt. ECC 2013 Marcel Berger

Microsoft.NET Gadgeteer: Ein raffinierter Weg zum Embedded-Produkt. ECC 2013 Marcel Berger Microsoft.NET Gadgeteer: Ein raffinierter Weg zum Embedded-Produkt ECC 2013 Marcel Berger 1 Agenda Motivation Einführung Microsoft.NET Micro Framework Einführung Microsoft.NET Gadgeteer Vorteile Architektur

Mehr

Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher. Sascha Kath

Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher. Sascha Kath Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher Sascha Kath Dresden, Gliederung 1. Aufgabenstellung 2. HLS-Systeme 1. LegUP 2. Vivado HLS 3. Leap

Mehr

Teil 1: Digitale Logik

Teil 1: Digitale Logik Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines

Mehr

Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors

Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors Vortrag zum Beleg Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors Michael Lange Dresden, Gliederung 1 Aufgabenstellung 2 Voraussetzungen 3 Aufbau eines

Mehr

Übersicht aktueller heterogener FPGA-SOCs

Übersicht aktueller heterogener FPGA-SOCs Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Übersicht aktueller heterogener FPGA-SOCs Vortrag zum Lehrstuhlseminar Tilo Zschau tilo.zschau@mailbox.tu-dresden.de

Mehr

Prototyping eines universellen ISM-Band Transmitters auf Basis des NI FlexRIO MDK

Prototyping eines universellen ISM-Band Transmitters auf Basis des NI FlexRIO MDK Prototyping eines universellen ISM-Band Transmitters auf Basis des NI FlexRIO MDK Dipl.-Ing. (FH) Alexander Weidel A M S Software GmbH Dipl.-Ing. (FH) Christoph Landmann, M.Sc. National Instruments Germany

Mehr

Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware.

Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware. Tutorial Xilinx ISE13 Lothar Miller 12/2011 Seite 1 Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware. Das hier ist eine Schritt-für-Schritt Anleitung, in der gezeigt wird, wie mit Xilinx

Mehr

Willkommen. Programmierung (MGP) von FPGAs. zur Präsentation

Willkommen. Programmierung (MGP) von FPGAs. zur Präsentation Willkommen zur Präsentation Modulare Grafische Programmierung (MGP) von FPGAs Dr.-Ing. J. Pospiech AVT GmbH Ilmenau Am Hammergrund 1 98693 Ilmenau Tel: +49 (0)3677 / 64 79 0 Fax: +49 (0)3677 / 64 79 69

Mehr

Modellbasierte Entwicklung im Kontext von Medizingeräten

Modellbasierte Entwicklung im Kontext von Medizingeräten up FPGA Modellbasierte Entwicklung im Kontext von Medizingeräten Gemeinsamer Ausgangspunkt für Software- und Hardwareentwicklung Osnabrück, 06.02.2014, Wanja Schöpfer Agenda 1 Einleitung 2 Modellbasierte

Mehr

Programmierbare Logik CPLDs. Studienprojekt B Tammo van Lessen

Programmierbare Logik CPLDs. Studienprojekt B Tammo van Lessen Programmierbare Logik CPLDs Studienprojekt B Tammo van Lessen Gliederung Programmierbare Logik Verschiedene Typen Speichertechnologie Komplexe Programmierbare Logik System On a Chip Motivation Warum Programmierbare

Mehr

Semestralklausur Einführung in Computer Microsystems

Semestralklausur Einführung in Computer Microsystems Semestralklausur Einführung in Computer Microsystems 07. Juli 2008 Dr.-Ing. Wolfgang Heenes Name (Nachname, Vorname) Matrikelnummer Unterschrift Prüfung Bitte ankreuzen Anzahl abgegebene Zusatzblätter:

Mehr

Wozu dient ein Logikanalysator?

Wozu dient ein Logikanalysator? Wozu dient ein Logikanalysator? Beispiel: Microcontroller Microcontroller kommen vor in Haushaltsgeräten (Waschmaschine,...) in Fahrzeugen (ABS, Motorsteuerung, Radio,...) in Computern (Tastatur, Festplatte,

Mehr

Verifikation mit OVM/System Verilog Embedded Computing Conference 2009

Verifikation mit OVM/System Verilog Embedded Computing Conference 2009 ECC 2009 Verifikation mit OVM/System Verilog Embedded Computing Conference 2009 Wohin geht die Zukunft? IME, 2004 Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch 25.05.2009 2 Übersicht

Mehr

Messsysteme für den SwissFEL

Messsysteme für den SwissFEL Messsysteme für den SwissFEL Signalauswertung mit Xilinx Virtex-5 FPGAs Embedded Computing Conference 2011 Christa Zimmerli Masterstudentin MSE Wissenschaftliche Assistentin christa.zimmerli@fhnw.ch Institut

Mehr

Einführung in die technische Informatik

Einführung in die technische Informatik Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris VHDL VHDL Akronym für Very High-Speed Integrated Circuit Hardware Description Language

Mehr

2008 Jiri Spale, Programmierung in eingebetteten Systemen 1

2008 Jiri Spale, Programmierung in eingebetteten Systemen 1 2008 Jiri Spale, Programmierung in eingebetteten Systemen 1 NetX - Einführung 2008 Jiri Spale, Programmierung in eingebetteten Systemen 2 NetX is... a highly integrated network controller with a new system

Mehr

Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel

Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel 2 Der Mikrocontroller Der Mikrocontroller beinhaltet auf einem Chip einen kompletten Mikrocomputer, wie in Kapitel 1 beschrieben. Auf dem Chip sind die, ein ROM- für das Programm, ein RAM- für die variablen

Mehr

Prozessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel

Prozessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel Prozessorarchitektur Kapitel - Wiederholung M. Schölzel Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle

Mehr

VarioTAP Basis für komplexe Testentwicklung

VarioTAP Basis für komplexe Testentwicklung VarioTAP Basis für komplexe Testentwicklung Christoph Loohß und Winfried Löther GÖPEL electronic GmbH 2011 Agenda Workshop: Teil I: Teil II: Teil III: Teil IV: Herausforderungen beim Prüfen von Baugruppen

Mehr

VirtualBox und OSL Storage Cluster

VirtualBox und OSL Storage Cluster VirtualBox und OSL Storage Cluster A Cluster in a Box A Box in a Cluster Christian Schmidt Systemingenieur VirtualBox und OSL Storage Cluster VirtualBox x86 und AMD/Intel64 Virtualisierung Frei verfügbar

Mehr

emc2-2 expandable modular configurable controller, 2.generation

emc2-2 expandable modular configurable controller, 2.generation Produkt-Beschreibung emc2 ist ein Testsystem, dass speziell für die Ansteuerung von LCD Modulen entwickelt wurde emc2-2 ist die 2.Generation des Testsystems Typische Anwendungen Wareneingangsprüfung Produktqualifizierung

Mehr

Technologietag Baugruppentest

Technologietag Baugruppentest Technologietag Baugruppentest Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel, GÖPEL electronic GmbH Inhalte der Präsentation 1 2 3 Theorie des Bit Error Rate Test ChipVORX Lösung

Mehr

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7 1 Vortrag Atmega 32 Von Urs Müller und Marion Knoth Urs Müller Seite 1 von 7 Inhaltsverzeichnis 1 Vortrag Atmega 32 1 1.1 Einleitung 3 1.1.1 Hersteller ATMEL 3 1.1.2 AVR - Mikrocontroller Familie 3 2 Übersicht

Mehr

2 White Paper - ESA. Auf der Suche nach dem heiligen Gral des Testens

2 White Paper - ESA. Auf der Suche nach dem heiligen Gral des Testens Auf der Suche nach dem heiligen Gral des Testens Das Problem des Testens von Elektronik begann mit dem ersten Transistor und hat seitdem an Aktualität keineswegs verloren. Das Thema erinnert stark an die

Mehr

Modulare Grafische Programmierung (MGP) von FPGAs

Modulare Grafische Programmierung (MGP) von FPGAs Modulare Grafische Programmierung (MGP) von FPGAs Linna Lu Technische Universität Ilmenau Projektseminar KBSE Projektseminar KBSE Ilmenau 29.06.2005 Linna Lu Projektseminar Softwaresysteme/Prozessinformatik

Mehr

Anleitung für VHDL tools

Anleitung für VHDL tools Anleitung für VHDL tools Harald Affenzeller V 1.0.0 Email: Harald.Affenzeller@fh-hagenberg.at Hagenberg, 14. Oktober 2003 Zusammenfassung Dieses Dokument stellt eine Anleitung zur Verwendung von eingesetzten

Mehr

Software Engineering im Projekt VIRTIS der ESA Raumfahrtmission Rosetta

Software Engineering im Projekt VIRTIS der ESA Raumfahrtmission Rosetta Software Engineering im Projekt VIRTIS der ESA Raumfahrtmission Rosetta VIRTIS On-board Software: eine eingebettete Echtzeitsoftware zur Steuerung eines komplexen abbildenden IR-Spektrometers Software

Mehr

Vorläufige Dokumentation

Vorläufige Dokumentation PicoMOD1 Hardware Version 1.00 Datum 27.04.2006 by F & S Elektronik Systeme GmbH 2006 Vorläufige Dokumentation F & S Elektronik Systeme GmbH Untere Waldplätze 23 D-70569 Stuttgart Tel.: 0711/6772240 Fax:

Mehr

FED 2014: Prüfverfahren für Baugruppen. E.S.A Embedded System Access

FED 2014: Prüfverfahren für Baugruppen. E.S.A Embedded System Access FE 2014: Prüfverfahren für Baugruppen E.S. Embedded System ccess GÖPEL electronic GmbH 2014 Steckbrief Firmengründung: 1991 Geschäftsführung:» Holger Göpel» Manfred Schneider» Thomas Wenzel Hauptsitz:

Mehr

MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP)

MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP) MOBILE ENTERPRISE APPLICATION PLATFORM (MEAP) Oliver Steinhauer Markus Urban.mobile PROFI Mobile Business Agenda MOBILE ENTERPRISE APPLICATION PLATFORM AGENDA 01 Mobile Enterprise Application Platform

Mehr

Linux auf dem Nios II Softcore Prozessor

Linux auf dem Nios II Softcore Prozessor Linux auf dem Nios II Softcore Prozessor Tobias Klauser Institute of Embedded Systems Zürcher Hochschule für Angewandte Wissenschaften 30. August 2011 Tobias Klauser (InES)

Mehr

Software Engineering in

Software Engineering in Software Engineering in der Werkzeuge für optimierte LabVIEW-Entwicklung Folie 1 Best Practices Requirements Engineering Softwaretest Versionsmanagement Build- Automatisierung Folie 2 Arbeiten Sie im Team?

Mehr

Get the total coverage! Enrico Lusky, Vertriebsleiter Deutschland. Mitarbeiter: 152

Get the total coverage! Enrico Lusky, Vertriebsleiter Deutschland. Mitarbeiter: 152 Enrico Lusky, Vertriebsleiter Deutschland GÖPEL electronic GmbH 2009 Get the total coverage! Gegründet: Mitarbeiter: 152 1991 in Jena Geschäftsbereiche: JTAG/ Boundary Scan Testsysteme (BST) Automatische

Mehr

Soft Core Prozessor Nios II. Konfiguration, Einbettung und Programmierung

Soft Core Prozessor Nios II. Konfiguration, Einbettung und Programmierung FACHHOCHSCHULE KÖLN FAKULTÄT FÜR INFORMATIONS-, MEDIEN UND ELEKTROTECHNIK REGELUNGSTECHNIK PROF DR J O KRAH Gruppe: DSF Praktikum Thema des Versuchs : Soft Core Prozessor Nios II Konfiguration, Einbettung

Mehr

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03 WS2002/03 PROJEKT WÜRFEL von Vincent Bootz, Christoph Beigel, Matthias Ackermann Übersicht Übersicht 1. Spezifikation 2. Designflow 3. Architektur 4. Zufallszahlen mit LFSR 5. Synchronisationsschaltung

Mehr

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03

PROJEKT WÜRFEL. von Vincent Bootz, Christoph Beigel, Matthias Ackermann. Projekt Würfel WS2002/03 WS2002/03 PROJEKT WÜRFEL von Vincent Bootz, Christoph Beigel, Matthias Ackermann Übersicht Übersicht 1. Spezifikation 2. Designflow 3. Architektur 4. Zufallszahlen mit LFSR 5. Synchronisationsschaltung

Mehr

Was ist die Performance Ratio?

Was ist die Performance Ratio? Was ist die Performance Ratio? Wie eben gezeigt wäre für k Pipeline Stufen und eine große Zahl an ausgeführten Instruktionen die Performance Ratio gleich k, wenn jede Pipeline Stufe dieselbe Zeit beanspruchen

Mehr

POB-Technology Dokumentation. POB-Technology Produkte. Deutsche Übersetzung von roboter-teile.de Alle Rechte vorbehalten Seite 1 von 13

POB-Technology Dokumentation. POB-Technology Produkte. Deutsche Übersetzung von roboter-teile.de Alle Rechte vorbehalten Seite 1 von 13 POB-Technology Produkte Deutsche Übersetzung von roboter-teile.de Alle Rechte vorbehalten Seite 1 von 13 Inhaltsverzeichnis Inhaltsverzeichnis Inhaltsverzeichnis... 2 Einführung...4 POB-EYE... 5 POB-LCD128...

Mehr

SYN FPGA VHDL IP Cores Umsetzung Software Fazit Links FIN. FPGA Development. Sven Gregori, CN8

SYN FPGA VHDL IP Cores Umsetzung Software Fazit Links FIN. FPGA Development. Sven Gregori, CN8 <gregori@hs-furtwangen.de> 1/50 Sven Gregori, CN8 UnFUG SS 2008 Hochschule Furtwangen 29. Mai 2008 2/50 Überblick 1 FPGA 2 VHDL 3 IP Cores 4 praktische Umsetzung 5 Entwicklungs-Software 6 Fazit 7 Links

Mehr

EHP Einführung Projekt A

EHP Einführung Projekt A Volker Dörsing EHP Einführung Projekt A email: doersing@uni-jena.de praktische Übung www: http://users.minet.uni-jena.de/~ehp-head Vorbereitung, Durchführung, Kolloquium Infos zur Veranstaltung, Versuchsanleitung

Mehr

Die "Highspeed (High End) Acceleration" Lösung. High-End-Acceleration Platforms. eine Lösung für viele Aufgaben

Die Highspeed (High End) Acceleration Lösung. High-End-Acceleration Platforms. eine Lösung für viele Aufgaben Die "Highspeed (High End) Acceleration" Lösung High-End-Acceleration Platforms Daughterboards eine Lösung für viele Aufgaben "High-Speed-Acceleration"-Merkmale 1. Leistungsstärkste Lösung für (On the fly-)

Mehr

Scriptbasierte Testautomatisierung. für Web-Anwendungen

Scriptbasierte Testautomatisierung. für Web-Anwendungen Scriptbasierte Testautomatisierung für Web-Anwendungen Scriptbasierte Testautomatisierung + Web-Anwendung: Erstes Einsatzgebiet, Ergebnisse aber allgemein übertragbar + Test aus Benutzersicht - Nicht Unit-Test,

Mehr

Switching. Übung 2 System Management. 2.1 Szenario

Switching. Übung 2 System Management. 2.1 Szenario Übung 2 System Management 2.1 Szenario In der folgenden Übung werden Sie Ihre Konfiguration sichern, löschen und wieder herstellen. Den Switch werden Sie auf die neueste Firmware updaten und die Funktion

Mehr

Konfiguration des MIG für DDR2-SDRAM Ansteuerung

Konfiguration des MIG für DDR2-SDRAM Ansteuerung Konfiguration des MIG für DDR2-SDRAM Ansteuerung Verwendete Ressourcen: Board: Spartan-3A/3AN FPGA Starter Kit Board FPGA: XC3S700AN Speicher: Micron Technology DDR2-SDRAM (MT47H32M16) Software: - ISE

Mehr

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN

JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN JTAG/ BOUNDARY SCAN WAS KANN ES, UND WAS MUSS MAN DAFÜR TUN 1 Entstehungsgeschichte oder Das Testen einer integrierten Schaltung Seit es integrierte Schaltungen gibt besteht die Notwendigkeit die Funktion

Mehr

01.04.2004 Fachbereich Informatik Microcomputer-Labor TFH Berlin MCÜ 65 1. Laborübung -Beschreibung der Hardware -Beschreibung der Aufgabe Seite 2 -Frontplatte des Zielsystems Seiten 3 -Tabellen und Timingdiagramme

Mehr

Markus Feichtinger. Power Systems. Der Weg zu POWER! 2009 IBM Corporation

Markus Feichtinger. Power Systems. Der Weg zu POWER! 2009 IBM Corporation Markus Feichtinger Power Systems Der Weg zu POWER! Agenda Motivation Lösung Beispiel Export / Import - Überblick - Migration Beispiel XenoBridge - Überblick - Migration Benefits 2 Motivation Strategisch

Mehr

Adaptive Location Based Services

Adaptive Location Based Services - Technologische und ökonomische Aspekte - -Matthias Horbank - -Peter Ibach - Inhalt Adaptive Location Based Services Definition LBS Anwendungsgebiete Wertschöpfungskette bei LBS Probleme der Markterschließung

Mehr

Einführung in Altera Quartus II 11.0

Einführung in Altera Quartus II 11.0 Einführung in Altera Quartus II 11.0 Version 0.1 Verteiler: Name (alphab.) Abteilung Ort Laszlo Arato EMS NTB, Buchs Dr. Urs Graf INF NTB, Buchs Dokumentenverwaltung Dokument-Historie Version Status Datum

Mehr