... J. Bussysteme. J.1.1 Einordnung:

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1 J.1.1 Einordnung: J. Bussysteme Front Side Bus für Pentium 4 - Signale & Leistungsmerkmale. Hierarchische Busarchitektur in PCs. PCI-Bus und Konfigurationsraum. Peripheriebusse (USB, IDE,...). Höhere Informatik : - Programmierung, Datenbanken, Verteilte Systeme, Theorie... Systemprogrammierung: - Betriebssystemkonzepte, E/A-Geräte, Treiber... H Rechnerarchitektur: - Bussysteme, Rechenwerk, Speicher, Pipelines Architektur C... G Instruktionssatz: - Adressenbildung, Registersemantik, Assembler Mikro-Architektur: - Instruktionszyklen, µ-programme, RISC/CISC Digitaltechnik: - Rechnerarithmetik, Schaltwerke, Gatter, Logik... Elektronik: - Strom & Spannung, Transistoren, ICs E-1 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

2 J.1.2 Was ist ein Bus? Bündel von Leitungen zum Datenverkehr zwischen mehr als 2 Teilnehmern: Zu einem Zeitpunkt nur eine Datenquelle, aber evtl. mehrere Empfänger, Datenleitungen, Adressleitungen, Steuerleitungen: A T1 T2 Tn Zuteilung des Busses: Bus-Request an die Arbitrierungsinstanz (A), Bus-Grant von der Arbitrierungsinstanz. Alternativen zum Bus als Verbindungsstruktur: Punkt-zu-Punkt Verbindung, Kreuzschienenverteiler... Kostenabschätzung! E-2 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

3 J.1.3 Exemplarische Multiprozessor-Bushierarchie System Bus bzw. Front-Side Bus: verbindet CPUs und Speicherkontroller. Speicherbus zw. Kontroller & Speicher. PCI-Bus für E/A-Geräte & Südbrücke. Peripheriebusse: ISA-Bus als historischer E/A-Bus für PCs, USB, Firewire, IDE, Floppy-Disk... Punkt-zu-Punkt Links: Gaphik: AGP, PCI-Express, DMI, SATA, PC-Card, PCMCIA, V.24 seriell, Parallel-Port... Dazwischen Hubs oder Bridges. Anschluss zum LAN: Infiniband, Ethernet, WLAN... CPU #1 AGP oder PCI-Express SATA Legacy PC-Card CPU #2 FSB PCI Nordbrücke Südbrücke ISA RAM CPU #3 RAM Speicherbus IDE USB Ethernet E-3 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

4 J.2. Intel System Bus (FSB) J.2.1 Signale vom/zum Pentium Extreme Chip Stromversorgung, Schirmung, Reset... Adress- & Datenleitungen: HDINV - Daten evtl. invertieren wegen Stromverbrauch, HADS - Host Address Strobe, HDSTx - Host Data Strobe. Bussteuerung: HBPRI - MCH Prioritätsrequest, hier kein MP-Bus, Precharge Request, Target Ready, Defer, Busy, Ready... Konsistenzsicherung: Unter Umständen mithören der Adresse, HHIT - Cache hit, Kopie im Cache, HHITM - Modifizierte Kopie im Cache, HLOCK - Ununterbrochene Speichertransaktion. Befehlsleitungen: Teilweise überlappende Bustransaktionen, Host Request [4:0] ( 2-phasig), Response [2:0]. Memory Controller Hub Intel 82975X E-4 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

5 J.2.2 Snooping als Mittel zur Konsistenz-/Kohärenzsicherung Konsistenz: Alle Teilnehmer erhalten dieselbe Sicht auf den Speicher. Ohne Konsistenzsicherung können Caches und Hauptspeicher unterschiedliche Werte für ein Speicherwort halten, z.b.: 2 CPUs mit je einem eigenen Write-Back Cache, CPU-1 schreibt den Wert 18 in den Cache, Hauptspeicher und Cache-2 unverändert, CPU-2 liest den Wert 17 - leider! Write-Through als einfache Massnahme. Snooping als Gegenmassnahme: Schreibend betroffene Adressen auf Bus legen, Caches hören alle Adressen auf dem FSB mit, Die Caches melden HHIT und evtl. HHITM, evtl. liefert einer der Caches die Daten, HHITM: Write-Back Zyklus nötig, evtl. Cachezeile invalidieren. CPU-1 Cache MCH, Nordbrücke CPU-2 Cache Hauptspeicher MCH erlaubt Snooping auf dem System Bus, falls direkt von einem peripheren Gerät in den Hauptspeicher geschrieben wird. Ungültige Kopieen! E-5 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

6 J.2.3 MESI Zustände für Cachezeilen im Write-Back Modus MESI = Modified, Exclusive, Shared, Invalid: I: Die Zeile enthält keine gültigen Daten. S: Mehrere gecachte Kopien, Wert im Hauptspeicher gültig. E: Wert im Hauptspeicher und lokal gecachte Kopie gültig, keine anderen Kopien. M: Der einzige gültige Wert ist im lokalen Cache, Hauptspeicherwert ungültig. Reduziert die Anzahl der auf den Bus zu legenden Adressen: MESI eliminiert Snoop-Zyklen und Wartezeiten auf den Bus, E, M: Lokales Lesen & Schreiben von gecachten Zeilen erzeugt keine Snoop-Zyklen! S: Lokales Lesen von gecachten Zeilen erzeugt auch keine Snoop-Zyklen, S: Lokales Schreiben bewirkt eine Invalidierung fremder Cachezeilen. Steuersignale für den Bus (=> Wikipedia.de, nicht Pentium System Bus): Shared: Retry: Invalidate: Kopien schon vorhanden, wird keine exklusive Zeile, Partner soll erst Write-Back Zyklus abwarten, Partner sollen diese Zeilen löschen. E-6 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

7 J.2.4 MESI Zustandsübergänge Angepasst nach MESI Transaktionssemantik: Bus_Read_Normal (BusRd): Bus_Read_Exclusive (BusRdEx): Speichern (flush): Lesen ohne Invalidierung, Lesen mit Invalidierung, später überschreiben, Lokale Kopie zum Hauptspeicher speichern. I Lesen BusRd shared Lesen BusRd unshared S Schreiben BusRdEx Schreiben BusRdEx E Schreiben Lesen Lesen M Schreiben Lesen Flush on r. BusRd Flush on Flush on rem. BusRdEx remote BusRd Flush on remote BusRdEx E-7 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

8 J.3. PCI Busarchitektur J.3.1 Allgemeines Elegantes "Plug & Play": Erkennung vorhandener Geräte, Zuordnung der Interrupts, Shared Interrupts. Geschwindigkeit: Bustakt Mhz (66 MHz), mit 64 Bit Bursts bis 266 MB/s, Multiplex für Daten & Adressen. Verbesserung gegenüber: ISA Industry Standard Adapter Bus, MCA, Microchannel Adapter Bus, VESA, vorerst lokaler Video-Bus, NuBus für AppleMacintosh. Vorgänger von PCI-Express. Host-PCI Bridge AGP-Slot PCI-Slots ISA-Slot E-8 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

9 J.3.2 Charakteristika und Spezifikationen PCI = Peripheral Component Interconnect PCI-Spezifikation: 0..33/66 MHz Takt, 32/64 Bit Datenpfade, 124 / 188 Kontakte, Arbitrierungsschema für mehrere Bus Master (wechselweise), 12 verschiedene Typen von Buszyklen, PCI-Interruptschema, 3,3 oder 5 Volt. Drei Adressräume: => 32 Bit Memory (optional 64 Bit), 32 Bit E/A-Adresse (I/O-Ports), Konfigurationsadressraum. Kapazität: Rekursiv bis 255 PCI-Busse, PCI-Geräte auf Hauptplatine, maximal 31 Geräte pro PCI-Bus. E-9 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

10 J.3.3 Historische Rolle des PCI-Bus und der Nord-Brücke PCI-Bus als Ersatz für den alten ISA-Bus: Verbindung zur Südbrücke heute nicht mehr über PCI, sondern über DMI Link, PCI-X ( PCI-Express) als partiell kompatible Ergänzung zu PCI, kompatible Migration von PCI zum PCI- Express "Interconnect". Host-PCI Brücke (Nord-Brücke): Daten-Drehscheibe zwischen Frontside Bus, PCI-Bus, AGP-Bus, evtl. auch zum L2-Cache. Arbitrierungsinstanz (in Nord-Br.): für Bus-Master Geräte am PCI-Bus, welches Gerät darf den Bus belegen? Datenpufferung: Warteschlangen (Lesen & Schreiben), erzeugt Bursts aus Einzelzugriffen, Flusskontrolle / Handshake. CPU #1 AGP oder PCI-Express SATA Legacy PC-Card CPU #2 FSB PCI Nordbrücke Südbrücke RAM CPU #3 RAM Speicherbus IDE USB Ethernet ISA E-10 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

11 J.3.4 Organisation und Baumtopologie Multiplexbetrieb: Adressen & Datenwörter, 32/64 Bit wahlweise, 64 Bit aufteilen. Maximal 255 PCI-Busse: Verknüpfung via Brücken, Wegelenkungsfunktion, Baumtopologie, synchron, LAN... Praktisch z.b.: PCI-Bus #0, AGP-Bus #1,... E-11 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

12 J.3.5 Konfigurationsadressraum Grundlage für ordentliches "Plug & Play" (Autokonfigurierung). Jede PCI-Einheit besitzt einen 256 Byte großen Konfigurationsadressraum: Built-in Selbsttest, Headerformat, Zugriffslatenz, Zeilengrösse im Cache, verschiedene Basisadressen, z.b. Video-BIOS ROM, empfohlenes Timing. Interrupt-Konfiguration: PCI-Interrupts, PIC-IRQs. E-12 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

13 J.3.6 Setzen der Gerätekonfiguration Konfigurierung geschieht durch Schreiben in den Konfigurationsraum. Konfigurationdatenregister am Port 0xCFC (in Host-Bridge): schreibt und liest PCI-Gerätekonfigurationsraum, Adresse aus dem Konfigurations-Adressregister. Format im Konfigurations-Adressregister am Port 0xCF8 (in Host-Bridge): ECD: Enable Configuration Data (1) BUS: Nummer des PCI-Busses (meist 0) DEV: Einheit bzw. Gerät am Bus (0..31), FKT: Funktion bei Multifunktions-Geräten REG: 32-Bit Wort aus aktuellem K-Raum TYP: (01:Gerät am Bus, 00:Gerät an Sub-Bus). E-13 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

14 J.3.7 Ausschnitt aus Plurix Klasse "PCI_Config": class PCI_Config { static int GetDisplayAddress(){ int device, classcode, devid; for ( device=0; device < 0x1F; device++) { devid =ReadPci( 0, device, 0, 1); if ((devid == 0 ) (devid == -1 ) ) continue; // no device present else { classcode =ReadPci(0, device, 0, 4)>>16; if (classcode == 0x0300) (classcode == 0x0001) { return( ReadPci( 0, device, 0, 0x10) & 0xFFFFFFF0); } } } } // end GetDisplay, all 31 Devices, if Device present, if Video Card static int ReadPci(int bus, int device, int func, int offset){ int value, CFA = 0xcf8, CFD = 0xcfc; // Config-Addr, Config-Data int addr = ((bus & 0xFF) << 16) ((device & 0x1F) << 11) // Device select... ((func & 0x07) << 8) (offset & 0xF1) 0x ; // Activate CFD Register Kernel.OutDW( CFA, addr) ; value = Kernel.InDW( CFD ) ; // Read Config-Data Kernel.OutDW( CFA, 0) ; // deactivate CFD! return value; }} // end class PCI_Config, end ReadPCI E-14 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

15 J.3.8 Tabelle von Klassencodes (PCI Spec. 2.0 und 2.1) Klassencode zerfällt in: allgemeiner Klassencode des Gerätes, Subklasse aus der allg. Geräteklasse, Programmierschnittstelle. Klassencodes: 0x00 Devices built before class codes (i.e. pre PCI 2.0) alte VGA Karten... 0x01 Mass storage controller SCSI, IDE, RAID, Floppy... 0x02 Network controller Ethernet, Token Ring, FDDI, ATM 0x03 Display controller VGA Karte, XGA Karte,... 0x04 Multimedia device Video, Audio, ISDN,... 0x05 Memory Controller RAM Kontroller, Flash Memory K.. 0x06 Bridge Device Host/PCI, PCI/ISA, PCI/PCMCIA 0x07 Simple communications controllers Serial Port, Parallel Port,... 0x08 Base system peripherals Interrupt K, DMA, Timer, RTC... 0x09 Input devices Tastatur, Maus, Pen, 0x0A Docking Stations... 0x0B Processors 386, 486, Pentium, PowerPC, Alpha... 0x0C Serial bus controllers USB, Firewire,... 0x0D-0xFE Reserved 0xFF Misc Referenz im Web unter: E-15 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

16 J.3.9 Einfache Speicherzugriffe und Burstzugriffe Einfache Zugriffe: beginnen mit Frame, Adressen/Datenmultiplex, Command/BE Multiplex. Doppelnutzung der Stifte. Burst-Lesetransfer: Adresse implizit hochzählen, Byte-Enable Leitungen falls nicht Doppelwort-Transfer, Lücken mit BE=0 füllen, ein Wort pro Takt! Beim Lesen weiterer Taktzyklus zum Umschalten der Bustreiber nötig. Bidirektionale Flusskontrolle zwischen Initiator und Target. E-16 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

17 J.3.10 Typen von Buszyklen Festlegung über 4 PCI Befehlsleitungen: gültig nach Übergang auf Frame=True, Multiplex mit Byte-Enable Leitungen, definieren 12 Typen von Buszyklen. Adresse lesen/schreiben: Einzel- & Burstzugriffe (autoinkrement!), Zugriff auf Teil einer Cachezeile, möglicherweise "Out of Sequence" MPX-Adressierung für 64 Bit Adressen. Speicher schreiben mit Invalidierung: eine oder mehrere Cache-Zeilen schreiben, Hauptspeicherinhalt aktuell, Write-Back überflüssig, Cache-Zeile ungültig. Interrupt Acknowledge. E-17 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

18 Gegebenenfalls Write-Back am FSB erforderlich: falls nur Teile einer Cache-Zeile geschrieben werden, dann erst Cache zurück in Hauptspeicher schreiben, dann PCI-Zyklus zum Hauptspeicher, verlängertes PCI Timing erlaubt. PCI-Sonderzyklus: Rundspruch am PCI-Bus, Reset, Power Down... PCI Interrupt-Sequenz: 4 Bus-Leitungen A, B, C, D vorhanden, adressieren eines PCI Interruptkontrollers, anschliessend Interrupt-Vektor übertragen. Konfiguration lesen oder schreiben. E/A Ports lesen oder schreiben. E-18 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

19 J.3.11 Busmaster & Arbitrierung Busmaster-Status: erlaubt die Initiierung von Bustransaktionen, ermöglicht selbständige Datenübertragung, ohne Belastung der CPU und der Caches, Übertragung grösserer Datenblöcke, Nebenläufige Ausführung... Busmasterfähige PCI-Geräte: verlangen den Bus mit REQ[0..3] oder PREQ, erhalten den Bus via GNT[0..3] oder PGNT, liefern die Target/Ziel-Adresse. Sog. Arbiter in der Host-Bridge teilt die Bus-Mastership zu: Entscheidung während der alte Transfer noch läuft, keine Monopolisierung möglich, da Zeitlimite. Zum Vergleich: Legacy DMA-Kontroller (Direct Memory Access): Separate Funktionseinheit, in die PCI-ISA Brücke integriert (Device-ID: $08+$01), liefert zugunsten einiger Geräte am ISA-Bus die Speicheradresse, nur noch für Diskette und dergleichen gebräuchlich. E-19 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

20 J.4. PCI-Interrupts 4 Interrupt-Leitungen pro Slot: typischerweise A,B,C,D genannt, Einfache Devices setzen nur A, Multifunktionseinheiten A...D. Interrupt-Routing pro Leitung: Verschränkung von Slot zu Slot, Umlenken auf PCI-ISA Bridge, Int.-Kontroller in ISA-Bridge, konfigurierbare Zuordnung. Sharable PCI-Interrupts: verlangen besonderen Treiber, verlangen Pegeltriggerung, vermeiden IRQ-Engpässe! Interrupt-Sharing ist zwingend bei mehr als 4 Slots mit Interrupt. Interrupts alternativ über APIC-Einheiten und "Bus Message Delivery"... E-20 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm

21 J.5. PCI BIOS Normalerweise nur als 16-Bit BIOS vorhanden: nützlich für Routinen zur Geräteidentifikation, im 32 Bit Protected Mode nicht nutzbar, nicht mit SVGA-BIOS verwechseln, Teil des BIOS auf Hauptplatine. Teilfunktionen der Unterfunktion AH=$b1 des BIOS-Interrupt $1a: AL=$01 PCI-BIOS vorhanden? AL=$02 PCI-Device suchen (Dev, Hrst., Idx), AL=$03 PCI-Geräteklasse suchen, AL=$04 Sonderzyklus für Bus n, AL=$05 Konfig.-byte/-wort/-dwort lesen, AL=$06 Konfig.-byte/-wort/-dwort schreiben. Genaueres im PC-Hardwarebuch von Messmer & Dembowski. E-21 Technische Informatik 2, Wintersemester 2008/09, P. Schulthess, VS Informatik, Ulm