DAQ QDC. Version 8.x

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1 Zentrallabor für Elektronik Berichte zum Datenerfassungssystem für physikalische Experimente DAQ QDC Version 8.x W. Erven, P. Kulessa, P. Marciniewski, P. Wüstner, G. Kemmerling Forschungszentrum Jülich Zentrallabor für Elektronik Abteilung Experimentsteuerung und Kommunikation Letzte Bearbeitung: 6. August 2014

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3 Inhaltsverzeichnis 1 ALLGEMEINES Kennwerte FPGA LOGIK Baseline/Noise Detection, τ Correction Window Control Impuls Analyse im Search Window Time over Threshold (ToT) Impuls-Analyse Cluster Integrale Integral Window Register Allgemeine Register FPGA- und Kanalbezogene Parameter Broadcast-Register SPEZIELLE FUNKTIONEN TDC Funktion Scaler Funktion Autonomer Trigger Mode Koinzidenz Logik DATENANALYSE UND DATENFORMATE End pair zero crossing Constant Fraction Steigung für CFD und Nulldurchgang Scaler TDC Trigger Input Integralbereiche LINEARITÄT 34

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5 1 Allgemeines QDC Für das WASA Experiment wurden zwei unterschiedliche QDC Karten entwickelt, die im DAQ System mit System Controller und F1/GPX TDC Karten eingesetzt werden. DAQ System PCI PC (CSC) Fiber Cable SIS1100 GIGALINK Trigger System Controller TDC's je 64 Input QDC's je 16 Input Abbildung 1 Gesamtsystem Ein Rahmen enthält einen System Controller und bis zu 15 weitere Karten im doppelt Europa Format. Alle Karten sind durch einen 80 MB Bus auf der unteren Backplane miteinander verbunden. Die obere Backplane enthält einen ECL Bus für genaue Clock und Trigger Signale. Weiter können durch die obere Backplane individuelle Signale für jede Karte nach hinten weggeführt werden. Die obere Backplane wird für die QDC s nicht genutzt, obwohl die Signale angeschlossen sind. Eine QDC Karte (slow QDC) wurde für eine Abtastrate von 80 Msps entwickelt. Diese Karten haben gegenüber den anderen Karten eine galvanische Kopplung und alle Karten sind mit dem kleineren Spartan XC3S1000 bestückt. Deshalb kann auf diesen Karten die QDC Version 8.x nicht implementiert werden. Ein weiterer QDC Karte Typ (fast QDC) wurde für eine Abtastrate von 160 Msps entwickelt mit kapazitiver Kopplung. Später wurde durch Austausch des Vorverstärkers mit ADC eine Abtastrate von 240 Msps erzielt. Von der 160 Msps Version sind 5 Karten mit dem größeren Spartan XC3S1500 bestückt und mit der Version 8.x versehen. Die 7 QDC 240 Karten, die zuletzt bestückt wurden, haben leider nicht den geforderten Speed Grad und können deshalb nur mit 200 Msps betrieben werden. Die 240/200 Msps Karten (very fast QDC) haben als ADC den LTC2242 mit 12 Bit Auflösung. Als vorgeschalteter Differenzverstärker wird der AD8132 verwendet. Die Kopplung der Eingangssignale ist kapazitiv. Es kann nur der halbe Messbereich (11 Bit) genutzt werden, weil keine Bereichsverschiebung vorhanden ist. Der Messbereich liegt bei 0,6 Volt (0,3 mv Schritte). Die Logik besteht aus 4 FPGA s die jeweils 4 ADC s bedienen und einem Control FPGA als Bindeglied zwischen den 4 ADC FPGA s und dem LVD Bus auf der Backplane. Für den Control FPGA kommt der SPARTAN-3 XC3S400 zum Einsatz. Für die ADC FPGA s muß der größere XC3S1500 eingesetzt sein, damit die Version 8.x implementiert werden kann. Seite 1

6 ADC ADC XC3S x ADC ADC DPRAM FIF O ECL BUS Signal Distribution ADC ADC ADC ADC XC3S x DPRAM FIF O local bus ADC ADC XC3S x ADC ADC DPRAM FIF O Data Request ADC XC3S1500 XC3S400 ADC 4 x gateway LVD BUS ADC DPRAM FIF O Trigger/ Busy ADC TRIGGER Abbildung 2 QDC Blockschaltbild Die ADC Werte werden in einem DualPort Ringbuffer geschrieben, der so die letzten 4096 Samples speichert. Die Größe der FIFO s ist 2048 Werte, so dass die maximale Window Length (2048 Samples) im RAW Mode aufgenommen werden kann. Die Analyseparameter werden in einem separaten FIFO zwischengespeichert, welches eine Tiefe von 512 Worten hat. Damit können je nach Einstellung 30 bis 170 Impulse erkannt werden. 1.1 Kennwerte Module ID Abtastrate Msps f ADC Abtastzeit ns T ADC Zeitauflösung ns Zeitwerte in Kenndaten 16 Bit, µs Win Start 12 Bit, µs Search WinLen 11 Bit, µs Int WinLen Cluster Strt Cluster Del 9 Bit, µs PulsIntLen ClusterLen 10 Bit, µs 0x ,25 0,391 ±12,8 ±12,8 12,8 3,2 6,4 0x ,0 0,315 ±10,24 ±10,24 10,24 2,56 5,12 0x ,17 0,260 ±8,53 ±8,53 8,53 2,13 4,26 Tabelle 1 Seite 2

7 2 FPGA Logik QDC trigger latancy window control normalized data ADC data baselinenoise logic Filter RC high-pass compensation DPRAM Ringbuffer window control FIFO data readout data request scaler coincidence logic signal analyzing feature extraction baseline noise peak τ quality scaler trigger Abbildung 3 ADC FPGA Logic Die ADC Daten werden mit f ADC gelesen und dann zunächst paarweise in realtime mit ½ f ADC verarbeitet. D.h., um mit f ADC Schritt zu halten, werden teilweise zwei ADC Werte parallel verarbeitet oder mit der Summe von ADC Werten gearbeitet. Als erstes wird die Baseline bestimmt und eine τ Korrektur vorgenommen. Diese Daten werden dann für die Scaler- und Koinzidenz-Logik verwendet und gleichzeitig paarweise in einem Ringbuffer geschrieben. Davor kann aber noch ein Filter mit den Mittelwerten aus 2, 4 oder 8 eingeschaltet werden. Nach einem Trigger werden die ADC Daten entsprechend den Window-Einstellungen mit ½ f ADC aus dem Ringbuffer gelesen und analysiert. Diese Daten können auch als RAW Daten direkt in das Ausgangs-FIFO geschrieben werden. Da das Lesen aus dem Ringbuffer nur halb so schnell ist wie das Schreiben, wird das Schreiben während der Analyse angehalten, sobald der Anfang für den Lesezeiger erreicht ist. Das passiert aber nur bei großer Latency und Window Länge. 2.1 Baseline/Noise Detection, τ Correction High Voltage Experiment Preamplifier 50Ω Cable 100nF Differential Amplifier 50Ω ADC Differential Input FPGA Abbildung 4 coupling capacitance Seite 3

8 * In ADC - Multiplier Integrator *dt/τ + Pulse + Out Normalized ADC Value mean values of blocks of 64 samples dt/τ valuation mean values of blocks of 64 samples mean values of blocks of 16 samples baseline sign counter ignore pulses max ± 1/16 bin noise calculation Out Out Out Abbildung 5 baseline and τ correction Baseline Die ADC Daten werden zuerst Normalisiert. Am ADC Ausgang liegt die Nulllinie (Baseline) ungefähr in der Mitte des 12 Bit Bereiches. Infolge der Beschaltung des Vorverstärkers und durch Temperatureinflüsse ist die Nulllinie Schwankungen unterworfen. Vom Eingangssignal wird die Baseline abgezogen um ein normiertes ADC Signal zu erhalten. Da die Baseline sich sehr langsam ändert, wird nach jeweils 2048 Samples wenn nötig die Baseline um ±1/16 Bin korrigiert. Dazu wird gezählt, wie oft die Summe am Ausgang, also nach der Tau Korrektur, von 16 Werten positiv bzw. negativ war. Bei überwiegend positiven Werten wird die Baseline erhöht und überwiegend negativen Werten erniedrigt. Der Signalverlauf muss aber ruhig sein, d.h. Bereiche mit Impulse sind dabei ausgeschlossen. Die aktuelle Baseline steht im Register baseline zur Verfügung und wird beim Readout mit Kennung SW_START und IW_START (0x06 und 0x10) übertragen. Um zu Erkennen, dass kein ruhiger Bereich gefunden wurde, wird Bit 15 im Register tauq_noise gesetzt, sobald ein ruhiger Bereich gefunden wurde. Beim Lesen dieses Registers oder nach jedem Readout wird dieses Bit zurück gesetzt. Ein ruhiger Bereich ist dann, wenn zwei aufeinander folgende Mittelwerte aus 16 Werten sich nicht mehr als ±4 ändert. Tau Korrektur Nach Abzug der Baseline schließt sich eine Tau(Hochpass) Korrektur an. Das Hochpass-Verhalten entsteht durch kapazitive Kopplungen. So sind auf dem QDC 100 nf mit 50 Ω vorgeschaltet. Die Ladung bzw. Spannung, die sich über den Kondensator bildet, wird durch einen Integrator nachgebildet und zum Eingangssignal addiert. Für den Integrator wird das normierte ADC Signal mit dem variablen Faktor dttau (~dt/τ) multipliziert und durch 2^16 dividiert. Der Faktor, der in das Register dttau geschrieben wird, berechnet sich wie folgt: 16 2 x *10 dttau = = Fadc * τ τ 6 Abhängig von der ADC Clock ergibt sich für x ADC Clock = 240 MHz 200 MHz 160 MHz x = dttau (5µ) Beispiel τ=5µ (50Ω*100nF) Seite 4

9 Bewertung der Tau Korrektur QDC Wenn die Impulsfolge hoch ist, wird ein nicht unerheblicher Gleichspannungsanteil dafür sorgen, dass bei einer kapazitiven Kopplung die Baseline sich entsprechend ändert. Die Baseline wird beim Readout mit der START Kennung ausgegeben. Ohne Tau Korrektur wird man sehen, dass die Baseline nicht stabil ist. Wenn der richtige dttau Wert eingestellt ist sollte die Baseline weitgehend stabil bleiben. Normalerweise wird nach einem Impuls der ADC Wert sich wieder der Nulllinie nähern. Durch eine kapazitive Kopplung entsteht ein Überschwingen, d.h., der ADC Wert wird für einige Zeit ins Negative gehen und die Baseline verfälschen. Um einen Hinweis über die Wirkung des Korrekturwertes zu erhalten, wird im FPGA beobachtet, wie sich nach einem Impuls der Wert der Nulllinie nähert. Dazu wird ähnlich wie bei der Baseline Bestimmung das Vorzeichen des Mittelwertes geprüft und das Verhältnis von positiven und negativen Werten auf 0 bis 31 (4 Bit) normiert. Der Wert 16 heißt, Anzahl positive und negative Werte sind ungefähr gleich. Dieser Wert wird auf Bit 12:8 in Register tauq_noise und beim Readout mit der Kennung 0x05 ausgegeben. Ist der Wert kleiner als 16 nähert sich der ADC Wert mehr von oben der Nulllinie, was heißen würde, der dttau Wert ist zu groß. Ist der Wert größer als 16, näher sich der ADC Wert mehr von unten der Nulllinie, was heißen würde, der dttau Wert ist zu klein. Diesen Wert zu ermitteln, ist etwas problematisch, deshalb muss der vorausgehende Impuls größer als 512 sein. Dies wird vom Mittelwert des Eingangsimpulses abgeleitet. Um zu erkennen, ob ein Wert ermittelt wurde, wird Bit 13 (0x2000) gesetzt. Dieses Bit wird beim Auslesen zurück gesetzt. Der Wert steht im Register tauq_noise zur Verfügung und wird beim Readout mit der Kennung 0x05 übertragen. Da dieser Wert große Schwankungen unterworfen ist, sollte ein Mittelwert aus einer großen Anzahl bebildet werden. Eine weitere Möglichkeit, den Einfluss der Tau Korrektur zu erkennen, ist das splitten der geraden Kanäle auf die jeweilige geraden und ungeraden Kanäle. Z.B. das Signal auf Kanal 0 wird im Readout auf Kanal 0 und 1 erscheinen. Man kann dann dttau für einen Kanal auf null lassen und die Daten dann vergleichen. Das Splitting wird mit Bit 5 im Control Register cr eingeschaltet. Rauschen Vom Ausgangssignal werden die Mittelwerte von jeweils 64 Werten gebildet. Dabei werden auch die Max- und Min-Werte festgehalten. Wenn zwei aufeinanderfolgende Mittelwerte gleich sind und zudem noch Max- und Min-Werte auf ±1 gleich sind, wird der Max-Wert als Noise Wert gespeichert. Der neue Wert wird aber nur übernommen, wenn er größer als der alte Wert ist. Der Wert steht in Register tauq_noise zur Verfügung und wird durch das Lesen auf Null gesetzt. Beim Readout wird er mit der Kennung 0x05 übertragen (zusammen mit der Tau Bewertung). Seite 5

10 2.2 Window Control Wenn der Systemcontroller ein Trigger-Signal empfängt, wird die ermittelte Zeit als Broadcast unter anderem an alle QDC Karten gesendet. Mit dieser Zeit werden das search window und integral window bestimmt und die zugehörigen Daten aus dem DPRAM gelesen und analysiert. Der Zeitpunkt der Broadcast-Übertragung liegt ca. 200 ns (GPX) oder 1,2 µs (F1) hinter der Triggerzeit. Da aber bei einer maximalen Latency (Startpunkt) von 8,5 µs nochmals 8,5 µs Reserve sind, spielt dies keine Rolle. Die Verwendung des alten F1 System-Controller ist durch ein Bit im Control Register möglich. Trigger Broadcast Trigger latency (Start) negative latency time Trigger window (Length) Abbildung 6 Trigger Window Die Zeitbereiche können aus Tabelle 1, Seite 2 entnommen werden. Alle Zeiten werden relativ zum Trigger-Zeitpunkt berechnet. Der Bereich der errechneten Zeiten ist genau so groß wie die Latancy. Das heißt, bei negativer latency muss die Window-Länge so gewählt werden, dass die Summe nicht größer als 2048 wird oder man ist sich bewusst, dass die Zeitangaben angepasst werden müssen. Seite 6

11 2.3 Impuls Analyse im Search Window Folgende Merkmale werden im Search-Window ermittel. Window Impuls Cluster, start bei Min ToT Level Sonstige Startzeit und Baseline Min, Max, ZeroCross mit max Steigung, CFD mit Steigung, Integral, für jeden Pile-Up Min, Max, ZC mit max Steigung und Integral, End, Overruns Cluster Start Integral mit Ende Amplitude, Cluster Haupt Integral mit Anfangs- und Ende Amplitude, Overruns Anfang (Überschreitung) mit Steigung, Ende (Unterschreitung) mit Steigung Impuls am Window Anfang oder Ende (Window Erweiterung), FIFO voll Time over Threshold (ToT) Das sind die Schnittpunkte der Amplitude mit dem tot_level. Diese liegen naturgemäß zwischen zwei ADC Samples, so dass die Zeit interpoliert werden muss. Der Minimalabstand der beiden Punkte in Samples kann vorgegeben werden (Anzahl Punkte über tot_level, 1-16). Auf die Impuls-Analyse hat tot_level keinen Einfluss. Ein zu niedriger Wert von tot_level kann zu einer Unmenge von ToT Daten führen! Es werden auch die Steigungen an den Schnittpunkten ermittelt Impuls-Analyse Für die Erkennung eines Impulses wird ein Mittelwert aus 3 aufeinanderfolgenden ADC Werte benutzt, um Störimpulse zu unterdrücken. Wenn die Steigung des Mittelwertes negativ ist, der aktuelle ADC Wert negativ oder kleiner gleich dem aktuellen MinWert ist, wird der aktuelle MinWert neu gesetzt und das Anfangs-Integral auf Null gesetzt. Sobald dieses Integral größer gleich 16* den entsprechenden Wert in cf_qrise ist und eventuell (plev in Register ch_ctrl) logic_level erreicht ist, ist der Anfang eines Impulses erkannt. Das kann auch der Anfang eines Clusters sein. Die Logik ist so ausgelegt, das der Punkt Min möglich unabhängig von qrise nahe an ZeroCross (Null Durchgang der Tangente) liegt. Y(ADC) Max 1. Pkt über logic_ level 4 Pkt nach Max logic_level größer logic_width Min End T (Samples) Die Verwendung von plev ist etwas kritisch. Wenn man vom 1. Punkt über logic_level, logic_width Punkte nach rechts geht, darf der 4. Punkt nach dem Maximum nicht überschritten werden. Im oberen Seite 7

12 Beispiel darf logic_width nicht größer als 7 sein, damit der Impuls erkannt wird, obwohl das Signal länger über logic_level liegt. Um dieses Problem zu lösen, wäre ein größerer FPGA nötig. Das Ende eines Impulses ist erreicht, wenn die Amplitude auf 1/32 der maximalen Amplitude abgefallen ist. Für diesen Vergleich wird der Mittelwert aus drei Samples benutzt. Im Falle von Pileup s gilt der größte Maximal-Wert. Das Integral, welches hier berechnet wird, beginnt mit dem Punkt nach dem Minimum und endet mit dem nächsten Pile-Up Min oder Impuls Ende, wenn die vorgegebene Integral-Länge (sw_ilen) null ist. Die Amplitude am Ende des Integrals wird hierbei nicht ermittelt, sie entspricht dem End Punkt oder Min Punkt eines Pile-up s. Die Anzahl der ADC OutOfRange während des Integrals steht auch zur Verfügung. Wenn eine Integral-Länge angegeben ist, endet das Integral mit dem sw_ilen+1 -ten Punkt hinter dem letzten Min (auch Pile-up). Die Amplitude des letzten Punktes kann ausgegeben werden. Wird vorher ein Pile-up Min erreicht oder ein neuer Impuls, wird das Integral mit dem Min Punkt abgeschlossen und mit dem nächsten Punkt ein neues Integral angefangen. Wenn vor dem Erreichen des End-Punktes die Amplitude wieder ansteigt, handelt es sich um einen Pile-up. Der Sattelpunkt ist dann der nächste Minimal-Wert. Ab hier wird der nächste Maximal-Wert, zero-cross in Bezug auf den Minimal-Wert und das Integral ermittelt. Min und Max eines Pile-up sind gekennzeichnet (Bit 15). Die Anzahl von Pile-up s ist nicht begrenzt. Wenn ein Impuls erkannt ist und das Ende des Windows wird vorzeitig erreicht, wird das Window verlängert. Es endet, wenn das Maximum erkannt ist und das Puls-Integral sowie das Cluster-Integral (siehe dort) beendet ist. Dabei wird aber die maximale Länge von 2048 Samples nicht überschritten. Sollte die maximale Länge erreicht werden, können verschiedene Kenn-Werte fehlen. Wenn das Search-Window verlängert wurde, wird zu dem regulären End Paar, welches auch fehlen kann, ein spezielles End Paar mit entsprechender Kennung (Bit 14) ausgegeben. Die zusätzlichen Kennungen in Amplitudenausgaben sind in Tabelle 2 Seite 31 aufgeführt. Die Impulsanalyse wird am Anfang nur zugelassen, wenn der dreier Mittelwert kleiner gleich 10 ist. D. h., wenn der Anfang des Windows mitten in einem Impuls liegt, wird dieser Impuls nicht erkannt. In diesem Fall wird die Analyse erst gestartet, wenn der Mittelwert kleiner gleich 10 wird und es wird eine End-Kennung mit gesetztem Bit 15 ausgegeben. Die Sperre trifft aber nicht auf die ToT Werte zu. Nur fehlt der erste ToT Wert, wenn zu Anfang die Amplitude schon über tot_level liegt. Alle ermittelten Merkmale können im Register outp für die Ausgabe freigegeben werden. Seite 8

13 Null Durchgang Max Y(ADC) 7/8 Max dx=1 dx=2 1/8 Max Tzc dx=4 T (Samples) Abbildung 7 Zero Crossing Zur Berechnung des Nulldurchganges der vorderen Tangente wird bis zum Maximum die größte Steigung mit Delta x (dx) gleich 1, 2 und 4 ermittelt. Ein größeres dx soll Störungen etwas ausgleichen, wenn viele Punkte auf der Vorderflanke liegen. Im Register ch_ctrl ist einstellbar, welches dx benutzt werden soll. Ist hier die Vorgabe null, wird mit dem Paar, wo y noch zwischen 1/8 und 7/8 der Steigungsamplitude (MaxWert minus letzten MinWert) liegt der Nulldurchgang in Bezug auf der Nulllinie oder dem MinWert (wenn Pile-up) berechnet. In Abbildung 7 wird demnach das grüne Dreieck mit dx=2 für die Berechnung des Nulldurchgangs herangezogen. Die automatische dx Bestimmung sollte man nicht wählen, weil die berechneten Nulldurchgänge in Abhängigkeit von dx voneinander abweichen. Die Steigung ist umso größer, je näher die beiden Y Punkte zum Wendepunkt liegen. Seite 9

14 Constant Fraction Discriminator Max Y(ADC) Y 1 Max*CF X 0 Y 0 TCF T (Samples) ADC MAX? *CF Pipe >=? X 0 Y 0 Y 1 Interpolaion T CF Abbildung 8 Constant Fraction Discriminator Für den Constant Fraction Discriminator (CFD) wird der MaxWert durch 16 dividiert und mit dem entsprechenden Wert cf in Register cf_qrise multipliziert. Mit diesem Wert wird der Schnittpunkt mit der Anstiegs-Flanke ermittelt und auf 1/16 der Sample-Zeit interpoliert (siehe Abbildung 8). Der CFD wird nicht auf Pile-up Impulse angewendet. Seite 10

15 2.3.3 Cluster Integrale Y(ADC) cl_del +1 = 7 Cl Start Ampl End Cluster Ampl Begin cl_st_len = 4 cl_del = 6 cl_len = 17 cl_len +1 = 18 Cluster Ampl End Min cl_st_len +1 = 5 T (Samples) Ein Cluster beginnt immer mit dem Minimum von einem Impuls (nicht Pile-up), wenn das vorangegangene Cluster beendet ist. In dem entsprechenden Minimum-Wertepaar wird ein Kennbit gesetzt. Ein Cluster ist an die Impuls-Erkennung gekoppelt. Wird ein Impuls nicht erkannt, gibt es auch kein Cluster. Es werden zwei Integrale bestimmt. Zuerst das Start-Integral, welches immer am Anfang beginnt und die Länge cl_q_st_len hat. Ist diese Länge null, wird kein Start-Integral bestimmt. Das Integral beginnt mit dem ersten Punkt hinter Min und endet mit dem ClStAe Punkt. Zu dem Integral werden die Amplitude am Ende (ClStAe) und die Anzahl Overruns ermittelt. Die Cluster- Länge wird hier nicht beachtet. Das Start Integral wird immer Paarweise mit ClStAe ausgegeben, wobei ClStAe immer zuerst kommt und das Integral unmittelbar folgt. Als zweites wird das Haupt-Integral ermittelt. Es beginnt bei cl_del (delay, Min-Punkt plus cl_del +1 ) und endet mit der Cluster-Länge (Min-Punkt plus cl_len +1 ). Wenn die Cluster Länge cl_len null ist, oder cl_len kleiner gleich cl_del ist, wird kein Cluster Haupt-Integral bestimmt. Zu dem Haupt-Integral werden die Amplitude zu Beginn (ClAb), die Amplitude am Ende (ClAe) und die Anzahl Overruns ermittelt. Die Ausgaben der Amplituden können in outp eingeschaltet ist. Seite 11

16 2.4 Integral Window Folgende Merkmale werden im Integral-Window ermittelt. Startzeit und Baseline Amplitude am Anfang und Ende, enable in outp(11) Maximum (Zeit und Amplitude), enable in outp(12) Schwerpunkt (Zeit und Amplitude), enable in outp(13) Gesamt-Overruns, nur wenn ungleich null Gesamt-Integral Das Integral-Window ist unabhängig vom Search-Window. Im Integral Window wird das Integral über den gesamten Bereich bestimmt. Eine Ausgabe erfolgt nur, wenn das Integral größer gleich dem Wert in iw_q_thr mal 16 ist, d.h., das Integral muss positiv sein. Die Ausgabewerte beginnen immer mit Startzeit des Windows und augenblicklichen Baseline und werden in der oberen Reihenfolge übertragen. Es gibt eine Ausnahme, wenn iw_q_thr null ist. In diesem Fall werden alle Events, auch mit negative Integrale, übertragen. Der Integralwert besteht aus 21 Bit (signed) und Bit 20 (Vorzeichen) wird in der Amplitude vom Schwerpunkt auf Bit 15 übertragen (siehe Tabelle 2 Seite 31). Der Schwerpunkt wird nach der Formel ( a * t) a bestimmt, wobei a die Amplitude und t die Zeitpunkte (0, 1, 2,...iw_len-1) im Window sind. Man beachte, dass die Division wegen fehlenden Ressourcen im FPGA unsigned ist und daher falsche Werte übergeben werden, falls Zähler oder Nenner (Gesamt-Integral) negativ sind. Seite 12

17 2.5 Register PCI Offset: 0x80*module_adr(0..15) Offset Name Write Read Rst 0x00 ident FW/HW Version 0x02 serial serial number 0x04 channel select channel(fpga) for parameter access, 5 Bit --- 0x06 aclk_shift step phase shift for the ADC clock Status 0x4444 0x08-0x0A ro_data Hit Data single or block mode 0x0C cr Control/Mode Register 0 0x0E sr selective clear general status 0 0x10 sw_start search window start(latency), FPGA specific, 12 Bit signed 0 0x12 sw_len search window length, 11 Bit 0 0x14 iw_start integral window start(latency) 12 Bit signed 0 0x16 iw_len integral window length, 9 Bit 0 0x18 coinc_tab coincidence lookup table 0 0x1A raw_tab_len window length to note raw_table, 11 Bit 0x7FF 0x1C reserved 0x1E ch_ctrl channel control (14 Bit) 0 0x20 outp enable output of individual features 0 0x22 cf_qrise cf:q_rise (12 Bit) 0x0810 0x24 tot_level min:level for ToT, 4:12 Bit 0x0FFF 0x26 logic_level min:level for coincidence, scaler, RawTab and Plev 4:12 Bit 0x0FFF 0x28 iw_q_thr Q threshold for integral window *16 0xFFFF 0x2A sw_q_thr Q threshold for search window, cluster integral *16 0xFFFF 0x2C sw_ilen search window integral length, 10 Bit 0 0x2E cl_q_st_len Length of Cluster Start Integral, 9 Bit 0 0x30 cl_q_del Delay for Cluster Integral, 9 Bit 0 0x32 cl_len Cluster length, 10 Bit 0 0x34 coinc_par length:delay, 8:(3):5 Bit 0 0x36 dttau capacitive coupling correction, 8 Bit 0 0x38 raw_table table for RAW selection 0 0x3A baseline actual Baseline 12.4 Bit 0x3C tauq_noise Tau Quality, max ADC noise Peak, 6:8 Bit 0x3E 0x40 0x5E [16] reserved Nach einem Reset, d.h., wenn dem Modul eine Adresse zugewiesen wurde, werden die Register mit den Werten, die in Spalte Rst stehen, zugewiesen. Register, die in dieser Spalte --- stehen haben, werden mit einem Reset nicht verändert. Seite 13

18 0x60 0x62 0x64-0x66 tdc_range TDC measurement range (17 Bit) --- scaler Bit 15: clear all scaler, 3:0 Scaler Index (auto incremented) All 16 Scaler are read sequential (auto increment). 0x68 scaler_rout Parameter for Scaler ReadOut, 4 Bit 0 0x6A coinmin_traw min length coincidence trigger : temporary RAW control 0 0x6C trigger_time use by the System Controller 0x6E free 0x70 grp_coinc group coincidence for ADC FPGAs 0 0x72 tp_dac Test Pulse Level --- 0x74 bl_cor_cycle baseline correction cycle, 8 Bit, only for test, default 0x1F, cycle=(value+1)*64, default 2048 samples 0x74-0x76 0x78-0x8A jtag_data JTAG Run Test JTAG Data (32 bit) free 0x7C jtag_csr JTAG Control JTAG Status 0x1F 0x7E ctrl ovr Bit3: Test Pulse overrun bits, read and clear Allgemeine Register ident low Byte Das low Byte enthält auf Bit 7:3 die Kartenkennung und auf Bit 2:0 die Hardware Revision. QDC160: 0x70 SNR 44-48, 160 Msps QDC240: 0x78 SNR 50-58, 240 Msps QDC200: 0x79 SNR 59-65, 200 Msps high Byte Das high byte enthält die Firmware Versionsnummer z. Zt. 0x82 (v8.2) aclk_shift die ADC Clock muss eine feste Phase zur FPGA Clock haben, damit die ADC Daten fehlerfrei übernommen werden. Für Testzwecke kann die Phase geändert werden, um z.b. Auswirkungen auf das Rauschen festzustellen. Bit ADC Write Read führe einen Schritt aus Schritt ausgeführt 1,5,9,13 dto. 0 für positiven Schritt und 1 für negativen Schritt obere oder untere Grenze erreicht, Overflow ro_data 2,6,10,14 dto. Schrittzahl auf 0 zurücksetzen Clock locked, muss immer 1 sein 160 Schritte in der einen oder anderen Richtung entsprechen ±180. FIFO Readout der ADC/QDC Daten. Durch ein Broadcast-Read auf diese Adresse kann festgestellt werden, welche Karten Daten haben. Normalerweise wird das Readout durch den Systemcontroller ausgeführt. Die Daten können aber auch im Einzeltranfer (U32) gelesen werden. Wenn dabei keine Daten vorhanden sind, erfolgt ein Bus Timeout. Seite 14

19 cr Control/Mode Register Bit Name Bedeutung : :9 FE00 ENA TRG_MODE TDC_ENA FIX_BASELN SPLITTING TST_SIG ADC_PWR F1MODE Generelles enable. Ist dieses Bit nicht gesetzt, befindet sich die Karte im Grundzustand. Alle Daten sind gelöscht. Trigger Mode 0: Trigger am Eingang des System Controllers, Normalbetrieb 1: Trigger Signal an unterer TRG Buchse des QDC Moduls, Systemcontroller im RAW Mode. Vorgesehen für Service-Zwecke ohne Systemcontroller. 2: Trigger durch Koinzidenz, Trigger am Debug Stecker verfügbar oder neuer Mode im System Controller, der dann das Koinzidenz Signal erkennt. 3: das erste Koinzidenz Signal in einem der 4 ADC FPGA stellt Daten zur Verfügung, die vom System Controller im RAW Mode gelesen werden können (nur auf einem ADC FPGA fokussiert). Vorgesehen für Service-Zwecke ohne Systemcontroller. enable TDC für externe Signale an unterer TRG Buchse des QDC Moduls, nicht verfügbar für Trigger Mode 1 und 3. friere Baseline auf letzten Wert ein, nur für Testmessungen Signale auf gerade Eingänge werden auf jeweilige gerade und ungerade Kanäle gesplittet. schaltet das Test Signal ein, welches kapazitiv auf die ADC Eingänge wirkt. schaltet die ADC und Vorverstärker Stromversorgung aus. für die Benutzung mit dem F1 System Controller (andere Zeitbasis) frei sr allgemeines Statusregister Bit Name Bedeutung Write 0 SEQ_ERR Fehler bei beim Lesen der Readout Daten. Es wurde eine ungeradzahlige Anzahl gelesen. Die Daten sind immer im double word Format. Normalerweise ohne Bedeutug, weil das Auslesen immer durch den Systemcontroller erfolgt. selective clear 1 PWR_FAIL nicht mehr verdrahtet 2 BSY_TOUT nach dem Triggersignal wird ein Busy gesetzt, bis alle Kanäle fertig gemeldet haben. Dieses Bit deutet an, dass das Busy nicht rechtzeitig zurück gesetzt wurde. In diesem Fall kann nur ein Logikfehler im FPGA vorliegen. selective clear Seite 15

20 tdc_range scaler Read: scaler_rout QDC ist der TDC Messwert des Systemcontrollers der 6,4 µs entspricht. Z.B. für den F1 ist dieser Wert 0xC060 bei ps Auflösung und für den GPX 0x10080 bei ps Auflösung. Das was der Systemcontroller als Triggerzeit sendet, sind 2 Werte. Der erste Wert hat die Einheit 6,4 µs und der zweite Wert 6,4 µs/tdc_range. Im QDC ist Zeit immer nur ein Wert mit der Einheit 1/16*T ADC (Tabelle 1). Um die Triggerzeit in gleicher Form zu bringen, benötigt man tdc_range. Der zweite Wert der Triggerzeit muss dazu durch diesen Wert dividiert werden. Wenn das ADC Signal logic_level überschreitet, wird ein 32 Bit Zähler inkrementiert. Nach dem Maximalwert beginnt er wieder mit null. die 16 Zähler werden durch ein internes Autoinkrement der Reihe nach gelesen. Nach dem Zähler für Kanal 15 kommt wieder der Zähler für Kanal 0. Write die Zähleradresse wird vorgesetzt (4 Bit), ab hier Autoinkrement). Wenn Bit 15 gesetzt ist, werden alle Zähler auf null gesetzt. coinmin_traw wenn dieser Wert ungleich null ist, werden die Zählerwerte jeweils nach 2**(n-1) Readout-Zyklen Datenstrom eingefügt. D.h. beim Wert 1 werden sie immer eingefügt. Der Maximalwert ist 15 (4 Bit), damit werden die Zähler jeweils nach Zyklen eingefügt. RAW Werte können temporär in zyklischen Abständen übertragen werden. RAW Werte werden aber aktuell nur übertragen, wenn eine Bedingung in raw_table erfüllt ist. Dabei gibt es zwei Möglichkeiten. Entweder die RAW Werte werden unmittelbar und für alle Kanäle gleichzeitig übertragen (synchron), oder jeder Kanal wartet nach einer Aufforderung bis eine Bedingung in raw_table erfüllt ist und überträgt dann dieses RAW Werte. In diesem Fall ist der Algorithmus so ausgelegt, das die theoretisch möglichen 240 Kanäle in einem Crate gleichmäßig verteilt eine Aufforderung zum Senden der RAW Werte erhalten. Da die RAW Werte nur gesendet werden wenn eine Bedingung in raw_table erfüllt ist, können in einem Event auch mehrere Kanäle ihre RAW Werte senden. Die Abstände werden in Anzahl Events angegeben, wie aus folgender Tabelle hervorgeht. Bit value Anzahl Events, Bit 4 =0 Anzahl Events, Bit 4 =1, synchron 3:0 0 der RAW Cycle Mode ist ausgeschaltet ist Minimalwert n 2**(n+1) 2**(n+1) :5 Frei 15:8 coinmin minimale Breite des Trigger Koinzidenz Signals für den Request zum System Controller. Weiter ist in diesem Register die minimale Länge für den Trigger Request untergebracht. Aus den 4 Koinzidenzsignalen der ADC FPGAs wird ein weiteres Koinzidenz Signal gebildet das einen Auslese Request an den System Controller stellt. Die Mindestbreite lässt sich mit Bit 15:8 in 2*T ADC Schritten einstellen. grp_coinc lookup register (16 Bit) für die Koinzidenz Signale aus den vier ADC FPGAs. Daraus ergibt sich eine neue Koinzidenz für den Trigger (siehe 3). Seite 16

21 tp_dac Mir diesem Register wird die Amplitude des Testimpulses eingestellt. Dazu wird der 8 Bit DAC (AD5300) verwendet. Entsprechend dem Datenblatt sind nur Bit 11:4 relevant. Alle anderen sollten null sein. Der eingestellte Wert wird nach einem Reset nicht zurück gesetzt. Über einen analog switch kann das Test Signal eingeschaltet werden, welches kapazitiv auf alle Eingänge wirkt. Der analog Schalter kann mit Bit TST_SIG im CR Register eingeschaltet werden oder mit Bit 3 im ctrl Register (single oder broadcast) für 25 ns eingeschaltet werden. Der Testpuls kann auch durch den System Controller im entsprechenden Mode erzeugt werden. jtag_csr JTAG control/status Register Bit Name Write Read 0 TDI Datenbit zum ersten Device in der JTAG chain (FPGA). 1 TMS Mode Select 2 TCK JTAG Clock, muß null sein, wenn AUTO_CLK gesetzt ist. 3 TDO Datenausgang vom letzten Device (FLASH). 4 RUNTEST der RUNTEST läuft ENABLE Treiber zum JTAG Connector 9 AUTO_CLK wenn gesetzt, wird ein Clock Impuls erzeugt. 10 SLOW der automatische Clock Impuls wird aufs Doppelte verlängert. Wenn AUTO_CLK gesetzt ist, wird bei jedem Schreiben ein TCK Impuls auf der Base von 40 MHz mit einer Länge von 50 ns erzeugt. Wenn zusätzlich SLOW gesetzt ist, ist der TCK Impuls 100 ns. jtag_data READ: Shift-Register für TDO. Mit jedem TCK Impuls wird das TDO Signal links hinein geschoben. Beim Lesen des Registers erhält man auf Bit 31 das aktuelle TDO und auf den weiteren Bits die letzten TDO Werte. TCK shift TDO jtag_data WRITE: die RUNTEST Schleife wird gestartet. Dabei werden entsprechend dem angegebenen Wert +1 TCK Impulse ausgegeben, wobei TMS und TDI null sind. Der JTAG TAP Controller auf den JTAG devices muss vorher im Run-Test/Idle State sein. Dieser State wird währen der Schleife nicht verändert. Ein TCK Zyklus dauert 100 ns (SLOW=0). Das ist auch die Einheit der RUNTEST Angaben in vielen *.svf Files. Seite 17

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