Anleitung. Mentor Graphics ModelSim SE 6.3j XILINX ISE Designflow. 1. Project Configuration Folder/Sources. 2. Functional Simulation

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1 Anleitung Mentor Graphics ModelSim SE 6.3j XILINX ISE 12.4 Designflow ModelSim ISE (XILINX) 1. Project Configuration Folder/Sources 2. Functional Simulation 3.1 Project Configuration Folder/Device/Sources 3.2. Synthesize - XST 3.3. Implement Design 4. Timing Simulation 5. Generate Programming File FPGA ~.bit CPLD ~.jed 6. Configure Device ( impact)

2 Inhaltsverzeichnis 1.Grundsätzliche Vorgaben Vorgeschriebenes Arbeitsverzeichnis Verzeichnis- / Projektstruktur ModelSim - Funktionale Simulation ModelSim - Projekterstellung ModelSim - Compilierung ModelSim - Simulation ISE ISE Projekterstellung Erstellen eines neuen Design Files Einbinden eines bestehenden Design Files ISE Synthese ISE Synthes für CPLD ISE - Synthese für FPGA ISE - Implementierung ISE - Implementierung für CPLD ISE - Implementierung für FPGA ModelSim - Timing Simulation ISE - Generieren des Programmierfiles ISE - Generieren des Programmierfiles für CPLD ISE - Generieren des Programmierfiles für FPGA ISE - Generieren des Programmierfiles für EEPROM auf Modul Spartan3E ISE - Programmieren des IC Vorbereitung Programmierung CPLD / FPGA (direkt über JTAG-Schnittstelle) Programmierung des EEPROM's für Spartan3E (Modulares System)...32 Seite 2 / 37

3 1. Grundsätzliche Vorgaben 1.1. Vorgeschriebenes Arbeitsverzeichnis Es ist grundsätzlich das vorgesehene Arbeitsverzeichnis für das jeweilige Entwicklungstool zu verwenden Verzeichnis- / Projektstruktur Die Verzeichnisstruktur auf Laufwerk D: ist wie nachstehend gegliedert. Für die Arbeit mit ModelSim und ISE sind die Verzeichnisse ModelSim_Projects, ISE_Projects sowie VHDL_Codes vorgesehen. Im Verzeichnis ISE_Lab_Files sind Hilfsdateien, wie z.b. die Vorlagen für die ~.do- und ~.ucf-dateien, welche für die Projekte benötigt werden, abgelegt. Projektverlauf: Zuerst werden die vorbereiteten Quelldateien (~.vhd, ~.do, ~.ucf) in das Verzeichnis D:\VHDL_Codes kopiert. Danach wird ein ModelSim-Projekt in D:\ModelSim_Projects erstellt. Nach der funktionalen Simulation wird im Projektverzeichnis D:ISE_Projects ein ISE-Projekt erstellt. In diesem werden die Dateien für die Timingsimulation erzeugt. Anschließend wird die Timingsimulation mit ModelSim durchgeführt. Zuletzt wird das IC programmiert. Keine Leerzeichen oder Sonderzeichen wie ü,ö,ä,/,\?,!,,(,),%,<,> u.a. in Datei- oder Verzeichnisnamen verwenden! Keine Dateien oder Verzeichnisse irgendwo auf C:\ oder dem Desktop erstellen! Diese gehen bei einem evtl. erforderlichen Neustart des PC s verloren! Zur Beachtung! Daten, die nach der jeweiligen Arbeitssitzung nicht auf externe Speichermedien kopiert werden, sind gegebenenfalls unwiederbringlich verloren. Nach einem Neustart des Rechners können die Projekte aus dem Ordner D:\BACKUP gerettet werden. Nach einem weitereren Neustart sind alle Projekte gelöscht. Seite 3 / 37

4 Sie befinden sich in Schritt 1. Project Configuration (ModelSim) 2. ModelSim - Funktionale Simulation 2.1. ModelSim - Projekterstellung Starten von ModelSim durchdoppelklick auf Desktop Symbol File New Project... Im Create Project Fenster In Project Location über Browse das Verzeichnis D:\ModelSim_Projects auswählen Ergänzen mit dem Projektordnername D:\ModelSim_Projects/my_project_folder In Project Name den eigenen Projektnamen my_project eintragen Default Library Name belassen auf work Copy Library Mappings auswählen OK Bestätigen, dass ein neuer Projektordner erstellt werden soll. Es öffnet sich das Fenster Add Items to the Project Nun die vorbereiteten Quellfiles (.vhd,.do) in den Ordner D:\VHDL_Codes kopieren, wenn noch nicht geschehen. Im Fenster Add Items to the Project Klick auf Add Existing File Im Fenster Add File to Project Über Browse Auswählen von my_sourcefile.vhd aus dem Quellordner (Quellordner ist Ihr Verzeichnis, in dem die vorbereitete Datei liegt; sollte D:\VHDL_Codes sein) Reference from current location markieren. OK Die Datei wird dem Projekt hinzugefügt. Fenster Add Items to the Project mit Close schliessen. Das Projekt ist erstellt. Seite 4 / 37

5 Sie befinden sich in Schritt 1. Project Configuration (ModelSim) Im Reiter Project steht das eigene Quellfile my_sourcefile.vhd. Der Status ist mit einem? markiert. Das bedeutet, dieses Quellfile ist noch nicht compiliert. Neues Projekt wurde erstellt. Im Reiter Library sind die eingebundenen Libraries aufgeführt. Die Library work ist noch leer. (Durch einen Bug in ModelSim wird diese Library aber als gefüllt gekennzeichnet; es steht ein Pluszeichen davor. Es verschwindet, sobald darauf geklickt wird.) Seite 5 / 37 Altes Projekt wurde nicht gefunden.

6 Sie befinden sich in Schritt 2. Functional Simulation (ModelSim) 2.2. ModelSim - Compilierung Im Reiter Project das Designfile my_sourcefile markieren und durch Klick auf die Ikone die Datei kompilieren. Im Reiter Project hat das Design File nun den Status compiliert (grünes Häkchen), d.h. die Compilierung ist ordnungsgemäß verlaufen. Im Fenster Transcript wird in grüner Schrift eine Bestätigungsmeldung angezeigt. Ist die Compilierung nicht erfolgreich, so ist die Fehlermeldung in roter Schrift dargestellt. Ein Doppelklick auf diese Meldung öffnet eine erweiterte Fehlerbeschreibung. Im Reiter Library steht nun in work das compilierte Quellfile. Erkennbar am + vor work. Seite 6 / 37

7 Sie befinden sich in Schritt 2. Functional Simulation (ModelSim) 2.3. ModelSim - Simulation Öffne Simulate Runtime Options... Setze Default Run: 100 (Falls keine Maßeinheit eingetragen wird, ist ps gesetzt.) Default Force Type: Freeze Default Radix: Hexadecimal OK Klick auf (Simulate) Es öffnet sich das Fenster Start Simulation. Im Reiter Design die Library work öffnen. Die zu simulierende Datei my_sourcefile.vhd markieren. (Im Beispiel heißt die zugehörige entity exor.) Evtl. zur besseren Sicht das Fenster am rechten Rand mit der Maus aufziehen. OK Die Simulation wird gestartet. Im ModelSim-Fenster erscheint ein weiteres Fenster Objects. In diesem werden die Signalnamen aufgelistet, wie sie im Designfile angegeben sind. Im Transcript Fenster werden die zugehörigen geladenen Libraries gezeigt. Seite 7 / 37

8 Sie befinden sich in Schritt 2. Functional Simulation (ModelSim) Um eine Berechnung der Simulationswerte in Abhängigkeit von Zuständen der Eingangssignale zu ermöglichen, werden dem Simulator über ein Macro (.do File) oder eine Testbench (.vhd File) Signalmuster für die Eingangssignale vorgegeben. Das Ergebnis ist ein Impulsmuster, welches im Wave Fenster, wie weiter unten gezeigt, grafisch dargestellt wird. (Wird eine Testbench benutzt, so ist diese ins Projekt wie ein Anwendungs-File einzubinden. Dabei ist zu beachten, dass das User-Design als Komponente in die Testbench eingebunden ist.) Klick auf Tools TCL Execute Macro... Auswählen my_do_file.do (Dieses File ist mittels eines einfachen Texteditor zu erstellen, um Steuerzeichen im Text zu vermeiden, die den Simulator irritieren.) Klick Open Ist das Wave Fenster noch von einer vorherigen Berechnung geöffnet, Wave Format abwählen, um doppelte Eintragungen im Wavefenster zu vermeiden. Klick Restart Seite 8 / 37

9 Sie befinden sich in Schritt 2. Functional Simulation (ModelSim) Im Wave Fenster ist das Ergebnis zu kontrollieren. Über die Lupenfunktionen kann die Auflösung des Wave-Fensters eingestellt werden. Durch Klick aufden Undock-Button lässt sich das Wave-Fenster ablösen und bildschirmfüllend vergrößern. Links unten im Wavefenster sind Auswahlbuttons zur Einstellung des Wavefensters zu finden. Damit lassen sich Kursors ein- und ausblenden sowie die Rasterung der Zeitdarstellung verändern. Die funktionale Simulation ist hiermit abgeschlossen. Seite 9 / 37

10 Sie befinden sich in Schritt 3.1. Project Configuration 3. ISE 3.1. ISE Projekterstellung Klick auf die Ikone New Project... auswählen Es öffnet sich der New Project Wizzard mit dem Create New Project Fenster Auswahl in Working Directory: D:\ISE_Projects Auswahl in Location: D:\ISE_Projekts Im Feld Name: den eigenen Projektnamen angeben, (im Beispiel: my_project). Im Feld Location: wird der Eintrag my_project automatisch ergänzt und somit ein Projektordner mit dem Projektnamen erzeugt. Top-Level Source Type: auf HDL stellen. Next auf dem Desktop öffnet den Projektnavigator. Im Fenster Description: können Bemerkungen zum Projekt eingetragen werden. Seite 10 / 37

11 Sie befinden sich in Schritt 3.1. Project Configuration Die Hardware über Family, Device, Package und Speed entsprechend Tabelle auswählen. Einstellungen wie im nebenstehenden Bild auswählen. Next Family Device Package Speed CPLD XC9500 CPLD Coolrunner2 CPLD XC95108 XC9572 XC2C256 PC84 PC44 PQ Es wird eine Zusammenfassung der Projekteinstellungen angezeigt. Finish Seite 11 / 37 FPGA Spartan3 Spartan3E XC3S400 XC3S500E TQ144 PQ

12 Sie befinden sich in Schritt 3.1. Project Configuration New Source Am linken Rand des Fensters Design sind nebenstehende Iconen zu finden. Diese dienen zur Auswahl der gezeigten Funktionen. Add Source Add Copy of Source Set Module as Top Remove Source Edit Design Properties Edit Source Properties Change Orientation Erstellen eines neuen Design Files Durch Anklicken der Icone New Source wird der New Source Wizzard gestartet, um ein neues Design File zu erstellen. Markieren des Source Typ (hier VHDL Modul) In File name: Name des Source Files eingeben. Sinnvoll ist ein Name, der einen Hinweis auf die Funktion des zu beschreibenden Designs gibt. Haken bei Add to project setzen. Dadurch wird das erzeugte File in den Projektordner geschrieben. Next In Feld Architecture name den eigenen ArchitekturNamen eintragen. Port-Namen vergeben. Das sind die Signalnamen, die am Chip an den Pin anliegen sollen. Zu jedem Signalnamen bei Direction die Datenflussrichtung auswählen. Bei den Signalen, die einen Bus darstellen, bei Bus einen Haken setzen und die Vektorbreite bei MSB und LSB eintragen. Vektor B ist hier im Beispiel 5 Bit breit. Seite 12 / 37

13 Sie befinden sich in Schritt 3.1. Project Configuration Next Es öffnet sich der Editor mit einem Designgerüst mit Voreinstellungen. Die Datentypen in der Portmap sind STD_LOGIC bzw. STD_LOGIC_VECTOR. Falls gefordert, sind diese in bit bzw. bit_vector umzubenennen. Die Architektur ist nun zu beschreiben Einbinden eines bestehenden Design Files Üblicherweise liegt das bestehende Design File im Ordner D:\VHDL_Codes oder auf dem USB-Stick. Click auf Icone Add Copy of Source Es öffnet sich das Fenster Add Source. Auswählen von D:\VHDL_Codes\my_sourcefile.vhd und wenn schon vorhanden my_sourcefile.ucf. Open Auswählen des/der bestehenden Quellfiles aus Ordner D:\VHDL_Codes. Es können.vhd-files (Design-Files) und.ucffiles (User Constraint Files) gleichzeitig eingefügt werden. (.ucf-files beschreiben u.a. die Zuweisung der E/A-Signale auf Gehäuse-Pin) Es werden die.vhd-dateien ausgewählt, die schon im ModelSim-Projekt verwendet wurden. Die Quellfiles werden nicht in das ISE-Projekt kopiert. Dadurch wird vermieden, dass es unterschiedliche Versionen in ModelSim und ISE gibt. Next Im Fenster Adding Source Files... wird der Status der Quellfiles im Projekt angezeigt. Falls es Probleme beim Einbinden gibt, steht statt des grünen Hakens ein rotes Kreuz. Dazu wird eine Fehlermeldung generiert. OK Seite 13 / 37

14 Sie befinden sich in Schritt 3.1. Project Configuration Die Files werden nun in das Projekt eingebunden und im Fenster Hierarchy angezeigt. Um die verschiedenen Arbeitsschritte im Projekt ausführen zu können, ist im Fenster Hierarchy eine Vorauswahl durch Markieren zu treffen. Je nachdem welcher Eintrag dort markiert ist, werden im Fenster Processes: die für diese Auswahl möglichen Arbeitsschritte angeboten. Im rechten großen Fenster werden die verschiedenen Editoren und Anzeigetools geöffnet. Seite 14 / 37

15 Sie befinden sich in Schritt 3.2 Sythesize XST 3.2. ISE Synthese ISE Synthes für CPLD Im Fenster Hierarchy das zu bearbeitende Design File my_sourcefile.vhd markieren. Im Fenster Processes: durch Klick auf + Implement Design öffnen. Im Fenster Processes: durch Klicken auf + Synthesize-XST öffnen. Durch Doppelklick auf Check Syntax wird das Design-File auf syntaktische Fehler überprüft. Das Tool prüft nicht, ob das Design-File die gewünschte Logic beschreibt! Evtl. auftretende Fehler beseitigen. Doppelklick auf Synthesize XST Die Synthese wird durchgeführt. Ein arbeitendes Modul wird mit einer blauen sich drehenden Scheibe gekennzeichnet. Zur Orientierung, dass die einzelnen Arbeitsschritte ordnungsgemäß erledigt sind, erscheint links neben den einzelnen Prozessschritten ein grüner Kreis mit weißem Häkchen. Wurde im jeweiligen Arbeitsschritt ein Fehler erkannt, erscheint hier ein roter Kreis mit weißem Kreuz. Ist ein roter Kreis mit Fragezeichen angezeigt, so sind für diesen Prozessschritt noch nicht alle Arbeitsschritte abgearbeitet. Ein gelber Kreis mit weißem Ausrufungszeichen zeigt an, dass in diesem Arbeitsschritt eine Warnung ausgegeben wurde. Das unterste Fenster auf dem Bildschirm ist ein Protokollfenster. Je nach dem welcher der Reiter Console, Errors, Warnings oder Find in Files Results ausgewählt wurde, werden entsprechende Meldungen angezeigt. Die Abarbeitungsschritte der einzelnen Module werden bei Auswahl Console in diesem Fenster protokolliert. Die Fehler- bzw. Warnungsmeldungen werden hier ausführlicher gezeigt als in den Fenstern Error oder Warnings. Seite 15 / 37

16 Sie befinden sich in Schritt 3.2 Sythesize XST Doppelklick auf View RTL-Schematic öffnet den Schaltplaneditor. Die Darstellung erfolgt in einer hierachischen Struktur. Durch Klicken auf die jeweiligen Blöcke der Schaltung lassen sich die Schaltungsstrukturen bis auf Gatterebene herunterbrechen. Das nebenstehende Bild zeigen beispielhaft die hierarchische Struktur einer XOR-Schaltung, die in VHDL beschrieben wurde. Die in der Entity angegebenen Signalnamen X1,X2 und Q1 werden in den tiefer liegenden Ebenen durch die Namen Data(0), Data(1) und Result bzw. Xo<0>1 und Xo<0>1 ersetzt. Das geschieht, weil für ein XOR bereits ein Funktionsmodell mit diesen Signalnamen im Sythesetool existiert. Weiter mit Pkt ISE - Implementierung für CPLD Seite 16 / 37

17 Sie befinden sich in Schritt 3.2 Sythesize XST ISE - Synthese für FPGA Dies sind die Fenster Hierarchy: und Processes: nach Erstellung eines FPGA Projektes mit Einbindung der Quellfiles. Im Fenster Hierarchy: das Design File my_sourcefile.vhd markieren. Der Filename steht in Klammern. Vorn wird der Name der Top-Entity angezeigt. Im Fenster Processes: durch Klicken auf + Synthesize-XST öffnen. Durch Doppelklick auf Check Syntax wird das Design-File auf syntaktische Fehler überprüft. Das Tool prüft nicht, ob das Design-File die gewünschte Logic beschreibt! Evtl. auftretende Fehler beseitigen. Doppelklick auf Synthesize XST Die Synthese wird durchgeführt. Ein arbeitendes Modul wird mit einer blauen sich drehenden Scheibe gekennzeichnet. Zur Orientierung, dass die einzelnen Arbeitsschritte ordnungsgemäß erledigt sind, erscheint links neben den einzelnen Prozessschritten ein grüner Kreis mit weißem Häkchen. Wurde im jeweiligen Arbeitsschritt ein Fehler erkannt, erscheint hier ein roter Kreis mit weißem Kreuz. Ist ein roter Kreis mit Fragezeichen angezeigt, so sind für diesen Prozessschritt noch nicht alle Arbeitsschritte abgearbeitet. Ein gelber Kreis mit weißem Ausrufungszeichen zeigt an, dass in diesem Arbeitsschritt eine Warnung ausgegeben wurde. Das unterste Fenster auf dem Bildschirm ist ein Protokollfenster. Je nach dem welcher der Reiter Console, Errors, Warnings oder Find in Files Results ausgewählt wurde, werden entsprechende Meldungen angezeigt. Die Abarbeitungsschritte der einzelnen Module werden bei Auswahl Console in diesem Fenster protokolliert. Die Fehler- bzw. Warnungsmeldungen werden hier ausführlicher gezeigt als in den Fenstern Error oder Warnings. Durch Klick auf View RTL Schematic wird der Schaltplan angezeigt. Durch Klicken auf die Funktionsboxen lässt sich durch die Hierarchie navigieren (siehe S.16). Weiter mit ISE - Implementierung für FPGA Seite 17 / 37

18 Sie befinden sich in Schritt 3.3 Implement Design 3.3. ISE - Implementierung ISE - Implementierung für CPLD Voraussetzung: Die Synthese ist ordnungsgemäß abgelaufen. Hinweis! Vor der Implementierung sollte unbedingt das User Constraint File my_ucf_file.ucf in das Projekt eingebunden werden, falls noch nicht geschehen. Als Mustergeneratoren stehen für das Modulare System die Files UCF-GeneratorforModSys.ods (OpenOffice/Calc) und UCF-GeneratorforModSys.xls (MS Office/Excel) auf der Laborseite im Downlodbereich zur Verfügung. Die Benutzung wird in den jeweiligen Files erläutert. Für die CPLD Boards XC95108 und XC9572 werden auf der Webseite Musterfiles zur Verfügung gestellt. Ohne Verwendung des User Constraint File legt das ISE Implementierungstool die Pinzuordnung nach seinen eigenen Kriterien fest! Im Fenster Processes durch Klicken auf + Implement Design öffnen. Doppelklick auf Implement Design Die Implementierung wird bis zur Erstellung des Programmierfiles durchgeführt. Es wird ein sogenannter Fitterreport erstellt und im rechten Bildschirmfenster dargestellt. Durch Klick auf die in der grau hinterlegten Spalte angegebenen Themen, gelangt man auf die jeweiligen Protokollseiten. Wichtig ist die Pin List Seite. Hier ist eine Kontrolle, ob alle vorgegebenen Pinbelegungen eingehalten werden, sinnvoll. Seite 18 / 37

19 Sie befinden sich in Schritt 3.3 Implement Design Nachfolgend werden die Dateien zur Timingsimulation erzeugt. Im Fenster Processes: durch Klicken auf + Optional Implementation Tools öffnen. Doppelklick auf Generate Post-Fit Simulation Model Die Dateien entityname_timesim.vhd und entityname_timesim.sdf (z,b, exor_timesim.vhd, exor_timesim.sdf) werden im Verzeichnis D:\ISE_Projects\my_project\netgen\fit für die Timing Simulation erzeugt. Weiter mit Pkt 4. ModelSim - Timingsimulation. Seite 19 / 37

20 Sie befinden sich in Schritt 3.3 Implement Design ISE - Implementierung für FPGA Voraussetzung: Die Synthese ist ordnungsgemäß abgelaufen. Hinweis! Vor der Implementierung sollte unbedingt das User Constraint File my_ucf_file.ucf in das Projekt eingebunden werden, falls noch nicht geschehen. Als Mustergeneratoren stehen für das Modulare System die Files UCF-GeneratorforModSys.ods (OpenOffice/Calc) und UCF-GeneratorforModSys.xls (MS Office/Excel) auf der Laborseite im Downlodbereich zur Verfügung. Die Benutzung wird in den jeweiligen Files erläutert. Für das FPGA Board Spartan3 werden auf der Webseite Musterfiles zur Verfügung gestellt. Ohne Verwendung des User Constraint File legt das ISE Implementierungstool die Pinzuordnung nach seinen Kriterien fest! Im Fenster Processes durch Klicken auf + Implement Design öffnen. Doppelklick auf Implement Design Die Implementierung wird durchgeführt. Zu den Modulen Translate, MAP, Place & Route können Reportdateien generiert werden. Dazu ist mit der rechten Maustaste zu klicken und View Text Report auszuwählen. Die Reports werden dann im rechten Fenster angezeigt. Erzeugung der Dateien zur Timingsimulation: Place & Route öffnen Doppelklick auf Generate Post-Place & Route Simulation Model Die Dateien entityname_timesim.vhd und entityname_timesim.sdf (z,b, exor_timesim.vhd, exor_timesim.sdf) werden im Verzeichnis D:\ISE_Projects\my_project\netgen\par für die Timing Simulation erzeugt. Weiter mit Pkt 4. ModelSim - Timingsimulation. Seite 20 / 37

21 Sie befinden sich in Schritt 4. Timing Simulation (ModelSim) 4. ModelSim - Timing Simulation Zur Timing Simulation kann das schon vorhandene ModelSim Projekt aus der funktionalen Simulation verwenden werden. Einbinden des Quellfiles entityname_timesim.vhd über Project Add to Project Existing File... Browse Für FPGA: D:/ISE_Projects/my_project/netgen/par/entityname_timesim.vhd Für CPLD: D:/ISE_Projects/my_project/netgen/fit/entityname_timesim.vhd (Beispiel: Entity-Name = EXOR D:/ISE_Projects/my_project/netgen/ par/exor_timesim.vhd) Reference from current location auswählen. OK File wie unter Pkt. 2. beschrieben compilieren und die Simulation mit starten. Im Fenster Start Simulation den Reiter Design öffnen die Library work durch Klick auf + öffnen und entityname_timesim.vhd auswählen. Reiter SDF öffnen. Im Fenster Add SDF Entry mittels Browse die Datei entityname_timesim.sdf auswählen. Die Suchpfade sind bei CPLD's D:/ISE_Projects/my_project/netgen/fit bei FPGA's D:/ISE_Projects/my_project/netgen/par Wird eine Testbench verwendet, so ist in Apply to Region der Marker einzutragen, bei dem die Topentity des Designs in die Testbench eingebunden wird. Klicken auf OK Der Pfad zur entityname_timesim.sdf wird ins Fenster eingetragen. Diesen Eintrag mit der Maus markieren. OK Die Simulation wird gestartet. Seite 21 / 37

22 Sie befinden sich in Schritt 4. Timing Simulation (ModelSim) Im Fenster Object werden nun neben den Signalen aus der port map der Top-Entity weitere Signale, die von ISE in entityname_timesim.vhd erzeugt wurden, angezeigt. Weiter wie in Funktionale Simulation Tools TCL Execute Macro...(Seite 8). Es kann die gleiche.do-datei verwendet werden, wie bei der funktionalen Simulation. Dabei ist zu beachten: Falls in der.do-datei das Kommando vsim work.xxxxx benutzt wird, ist dieses für die Timimgsimulation mit einem vorangestellten # auszukommentieren. Charakteristisch für die Wavedarstellung einer Timingsimulation sind die Zeitabschnitte der Einschwingvorgänge am Anfang der Zeitskala - hier rot dargestellt für die der Simulator noch keine definierten Werte berechnen konnte. (In der timesim.vhd wird ausschließlich der standard_logic-datentyp verwendet, auch wenn im my_sourcefile.vhd z.b. der Datentyp bit benutzt wird.) Die Funktion ist anhand der Wavetable zu kontrollieren. Die Timingsimulation ist hiermit abgeschlossen. Seite 22 / 37

23 Sie befinden sich in Schritt 5. Generate Programming File 5. ISE - Generieren des Programmierfiles 5.1. ISE - Generieren des Programmierfiles für CPLD Im Fenster Processes: durch Klick auf + Implement Design öffnen. Doppelklick auf Generate Programming File Es wird das JEDEC-Programmierfile entityname.jed im Projektordner erzeugt. Dies ist das Standard-Programmierfile für alle handelsüblichen Programmiergeräte. Es dient als Quellfile zur direkten Programmierung mittels des ISE-Programmiertools impact ISE - Generieren des Programmierfiles für FPGA Im Fenster Processes: Doppelklick auf Generate Programming File. Es wird das Programmierfile entityname.bit im Projektordner erzeugt. Es dient als Quellfile für das Programmiertool impact. Seite 23 / 37

24 Sie befinden sich in Schritt 5. Generate Programming File 5.3. ISE - Generieren des Programmierfiles für EEPROM auf Modul Spartan3E Hintergrund: Auf dem Target Board Spartan3E des Modularen Systems befindet sich ein serielles EEPROM vom Typ Xilinx XCF04S-V020. Dieses dient zur Aufnahme der Programmierdaten für den Spartan3E, um auch einen autonomen Betrieb des FPGA zu ermöglichen. Nach Anlegen der Versorgungsspannung an das Board lädt sich der Spartan3E die Designdaten selbständig aus dem EEPROM. Ausgangspunkt für die Erzeugung des Programmierfiles für das EEPROM ist das erzeugte Programmierfile für den Spartan3E, erkennbar am grünen Häkchen bei Generate Programming File. Durch Klick auf das + Configure Target Device öffnen Doppelklick auf Generate Target PROM/ACE File Die Warnung mit OK bestätigen. Im Fenster impact Flows Doppelklick auf Create PROM File (PROM File Formatter) Seite 24 / 37

25 Sie befinden sich in Schritt 5. Generate Programming File Xilinx Flash/PROM durch Klick markieren. Mit Klick auf grünen Pfeil Step 2 aktivieren. Im Step 2 Fenster: In der Auswahlbox PROM Family Platform Flash auswählen. In der Auswahlbox Device (bits) xcf04s [4M] auswählen. Button Add Storage Device klicken. Grünen Pfeil rechts neben Step 2 Fenster klicken, Step 3 wird aktiviert. Seite 25 / 37

26 Sie befinden sich in Schritt 5. Generate Programming File In Checksum Fill Value FF eintragen. In Output File Name einen eigenen Namen eintragen. In Output File Location den Projektpfad eintragen. In File Format den Value-Wert MCS auswählen. Klick OK Klick OK im Fenster Add Device Auswahl des.bit-files my_sourcefile.bit Open Seite 26 / 37

27 Sie befinden sich in Schritt 5. Generate Programming File Klick No Es wird kein weiteres File benötigt. Klick OK Im Fenster impact Processes Doppelklick auf Generate File... Hiermit ist das Programmierfile für das EEPROM erstellt. Zum Programmieren des PROM im Fenster impact Flows Doppelklick auf Boundary Scan Zur Programmierung weiter auf Seite 36! Seite 27 / 37

28 Sie befinden sich in Schritt 6. Configure Device (impact) 6. ISE - Programmieren des IC Wichtig! Um eine Beschädigung des Zielsystems zu vermeiden, dürfen vor der Programmierung von CPLD noch keine IC-Anschlüsse mit Quellen (z.b. Schalter, Taster, Generator usw.) verbunden sein. D.h. Es dürfen keine Module an das Bord angesteckt sein. Beim Modularen System gilt das auch für das FPGA Spartan3E, weil hier u.u. das EEPROM aktiv ist. Hintergrund: CPLD behalten die Programmierinformation auch ohne angelegte Versorgungsspannung. Die Programmierung und damit die Pinbelegung der Ausgänge ist zum Nutzungszeitpunkt nicht bekannt. Wird nun z.b. ein Schalter, der hart +5V oder 0V liefert (je nach Schalterstellung und ohne Schutzwiderstand), an einen Ausgang angeschlossen, so entsteht u.u. abhängig von den Ausgangspegeln an CPLD und Peripherie ein Kurzschluss. Dieser führt dann zur Zerstörung des IC. Bei dem FPGA Spartan3E des Modularen Systems ist eine zweite Betriebsart implementiert, bei der das FPGA die Programmierdaten sofort nach Einschalten der Spannungsversorgung aus einem EEPROM lädt. Diese Daten sind ebenfalls, wie beim CPLD, von den vorherigen Nutzern implementiert worden und somit zum Nutzungszeitpunkt nicht bekannt Vorbereitung Anstecken des Programmierkabels mittels Flachbandkabel von Platform Cable USB II oder Parallel Cable IV an die Programmierschnittstelle des Entwicklungsboardes. Alle Module und weitere periphere Einheiten an dem Entwicklungsboard entfernen. Einschalten der Versorgungsspannung am Entwicklungsboard. Die gelb leuchtende Anzeige am Programmierkabel wechselt zu grün. Das zeigt an, dass eine gültige Versorgungsspannung anliegt 6.2. Programmierung CPLD / FPGA (direkt über JTAG-Schnittstelle) Im Fenster Processes: Configure Target Device öffnen Manage configuration Project (impact) durch Doppelklick starten. Seite 28 / 37

29 Sie befinden sich in Schritt 6. Configure Device (impact) Im Fenster impact Flows Linke Maustaste Doppelklick auf Boundary Scan Der Anweisung im Fenster folgen Right click to Add... Es öffnet sich ein Auswahlfenster Hier Klick auf Initialize Chain Das Tool sucht nun nach Schaltkreisen in der JTAG-Kette. Wurde mindestens ein IC gefunden, öffnet sich das Fenster Auto Assign Configuration Files Query Dialog. Die Frage Do you want to continue and assign configuration file(s)? mit Klick auf Yes bestätigen. Seite 29 / 37

30 Sie befinden sich in Schritt 6. Configure Device (impact) Auswählen des Programmierfiles entityname.jed für CPLD's bzw. entityname.bit für FPGA's (hier my_sourcefile.bit für ein FPGA) Klick auf Open. Falls ein Spartan3-Modul programmiert werden soll, erscheint noch das Abfragefenster Attach SPI or BPI PROM, weil das Tool noch ein EEPROM gefunden hat, welches auch die Modi SPI und BPI unterstützt. Wie das EEPROM programmiert wird, ist im Pkt. 6.3 beschrieben. Klick auf No um diese Modi zu umgehen. Jetzt wird trotzdem die Auswahl für das Programmierfile des EEPROM angeboten. Da kein File existiert, ist Bypass anzuklicken. Das Device Programming Properties Fenster mit OK bestätigen und schließen. Seite 30 / 37

31 Sie befinden sich in Schritt 6. Configure Device (impact) Nun wird die daisy chain der gefundenen IC's angezeigt. Das ist eine Kette der über JTAG programmierbaren IC's. Dem FPGA XC3S500e (Spartan3) ist das Programmierfile my_sourcefile.bit zugeordnet. Da für das EEPROM kein Programmierfile existiert, wird die Programmierung übergangen, so wie im vorherigen Auswahlfenster angegeben. Wird das CPLD Coolrunner Modul programmiert, ist die Kette nur mit diesem IC angezeigt. Klick auf zu programmierendes IC. Das ausgewählte IC färbt sich grün. Durch Klick auf oder Klick rechte Maustaste Klick Program wird die Programmierung gestartet. Im Fenster Progress Dialog wird ein Fortschrittbalken angezeigt. Mit der Meldung Program Succeeded wird die ordnungsgemäße Programmierung bestätigt. Zum Testen des Designs: Die Spannungsversorgung für das Entwicklungsboard abschalten. Module an die jeweiligen Buchsen anstecken, wie zu Beginn mittels ucf-file vorgegeben. Evtl. nötige Verkabelung des Übungsaufbaues durchführen. Die Spannungsversorgung einschalten. Versuchsaufbau entsprechend Aufgabenstellung testen. Seite 31 / 37

32 Sie befinden sich in Schritt 6. Configure Device (impact) 6.3. Programmierung des EEPROM's für Spartan3E (Modulares System) incl. Erzeugung Programmierfile Starten von impact entsprechend 6.2 (Manage configuration Project (impact)) Klick Create PROM File (PROM File Formatter) In Step 1. Select Storage Target die Speicherfamilie Xilinx Flash/PROM markieren. Auf grünen Pfeil klicken In Step 2 Add Storage Device(s) die PROM Family Platform Flash und das Device(bits) xcf04s [4M] auswählen. Klick auf Add Storage Device Seite 32 / 37

33 Sie befinden sich in Schritt 6. Configure Device (impact) Das ausgewählte PROM wird in das Protokollfenster eingetragen. Klick auf grünen Pfeil Einen Dateinamen im Feld Output File Name eintragen. Alle anderen Einstellungen beibehalten bzw. auf die im Bild gezeigte Auswahl stellen. Im Fenster PROM File Formatter Klick auf OK. Seite 33 / 37

34 Sie befinden sich in Schritt 6. Configure Device (impact) Im kleinen Fenster Add Device wird angezeigt, dass die Fileversion Revision: 0 erzeugt wird. Klick auf OK Auswählen my_source_entity.bit Open Da in ein EEPROM mehrere unterschiedliche Programmierfiles für das selbe FPGA untergebracht werden können, wird hier auch abgefragt, ob ein weiteres bit-file zu der aktiven Revision hinzugefügt werden soll. Klick auf No Im nächsten Fenster wird angezeigt, dass die Angaben zur Erzeugung des Programmierfiles für das EEPROM komplett ist. Klick auf OK Im impact Processes Fenster Doppelklick auf Generate File Seite 34 / 37

35 Sie befinden sich in Schritt 6. Configure Device (impact) Es wird das Programmierfile für das EEPROM als my_prom_file.mcs erzeugt. Mit Generate Succeeded wird die erfolgreiche Generierung des Files signalisiert. Doppelklick auf Boundary Scan Rechtsklick auf Right click to Add Device or Initialize JTAG chain Im folgenden Fenster Initialize Chain auswählen. Es wird die daisy chain angezeigt. Im Fenster Auto Assign Configuration Files Query Dialog auf Yes klicken. Seite 35 / 37

36 Sie befinden sich in Schritt 6. Configure Device (impact) Im Fenster Assign New Configuration File nicht das.bit-file auswählen sondern Bypass klicken. Auswählen my_prom_file.mcs Klick auf Open Fenster Device Programming Properties mit OK bestätigen. Klick auf IC xcf04s. Das IC färbt sich grün und ist damit ausgewählt. Klick rechte Maustaste auf grünes IC. Auswahl Program Das EEPROM wird mit Daten beschrieben. Die Meldung Program Succeeded zeigt an, dass der Vorgang ohne Fehler abgeschlossen wurde. Nach der Programmierung des EEPROM hat das FPGA die Daten aber noch nicht geladen. Seite 36 / 37

37 Sie befinden sich in Schritt 6. Configure Device (impact) Zur Übertragung des Designs in das FPGA sind folgende Schritte nötig: - Das Entwicklungsboard abschalten. - Am ModSys Targetboard XILINX SPARTAN3E den Schiebeschalter auf PROM stellen. - Das Board wieder einschalten. - Das FPGA liest die Daten aus dem EEPROM. Das Ende des Programmiervorganges, welcher ca. 3-4 Sekunden dauert, wird mit Aktivierung der gelben DONE LED auf dem Spartan3E Targetboard angezeigt. Das FPGA befindet sich nun im programmierten Zustand und kann wie gewünscht benutzt werden. Achtung! Bei jedem Einschalten des Systems wird das FPGA vom EEPROM neu programmiert, wenn der Schiebeschalter auf dem Targetboard XILINX SPARTAN3 auf Stellung PROM steht. Ist der Schalter versehentlich auf PROM gestellt, kann evtl. ein unbekanntes Design ins FPGA geladen werden. Seite 37 / 37