Digitaltechnik und Rechnerarchitektur Vorlesung

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1 Digitaltechnik und Rechnerarchitektur Vorlesung Kapitel 4: Praktische Realisierung digitaler Schaltungen FH snabrück Prof. Dr.-Ing. B. Lang. Version vom 8.3.2

2 Inhalt des Abschnitts 4 PRAKTISCHE REALISIERUNG DIGITALER SCHALTUNG LGIKBAUSTEINE Bausteinfamilien Beispiele digitaler Schaltungen Bezeichnung von Bausteinen xxxA: 4fach NAND-Baustein xxx74: 2fach D-FlipFlop mit positiver Flanke xxx7: 6fach pen-drain Treiber xxx25 4fach Bustreiber mit Tri-State Ausgang PRGRAMMIERBARE LGISCHE SCHALTUNG (PLD) Programmierbare Bausteine mit UND/DER-Struktur PAL-Bausteine CPLD-Bausteine Speicherbausteine Zusammenfassung FPGAs: Programmierbare, zellbasierte Logikbausteine Ein einfaches Modell-FPGA Ein Beispiel kommerzieller FPGAs: Die Spartan-Familie der Firma Xilinx Weitere Anbieter von FPGA-Bausteinen Seite 2 von 27 Kapitel4_Praktische_Realisierung_.doc

3 4 Praktische Realisierung digitaler Schaltungen Die Realisierung digitaler Schaltungen kann auf unterschiedliche Weise erfolgen. Zumeist werden heutzutage logische Schaltungen mit elektronischen Bauelementen realisiert, darauf wird sich im folgenden auch konzentriert. Grundsätzlich sind jedoch Realisierungen möglich, die auf anderen physikalischen Phänomenen basieren, z.b. pneumatische Logik mittels Druck. Eine digitale, elektronische Schaltung basiert auf einer Platine, auf die elektronische Bauteile aufgelötet werden. Die benötigten digitalen Funktionen werden durch Bausteine bereitgestellt. Die auf und in der Platine liegenden Leiterbahnen verbinden die Anschlüsse der Bausteine. Zur Realisierung digitaler Funktionen existieren unterschiedliche Arten von Bausteinen: Transistorschaltung: Nur für sehr kleine Schaltungen und sehr selten wird eine Realisierung mittels diskreter Transistoren noch sinnvoll sein. Alle nachfolgend aufgeführten Bausteine nutzen intern Transistorschaltungen zum Aufbau der Basiselemente, diese sind jedoch integriert und von außen her nicht mehr als solche sichtbar. Logikbausteine: Zum Aufbau von Logikschaltungen auf Platinenebene werden Logikbausteine angeboten. Diese Bausteine enthalten digitale Grundelemente von einfachen Gattern bis hin zu komplexen digitalen Funktionseinheiten. Durch Kombination von Bausteinen auf einer Platine lassen sich eigene Schaltungen realisieren. Programmierbare Logik (PLD 2 ): PLDs besitzen eine konfigurierbare logische Grundstruktur, in die durch Programmierung eine vom Entwickler gewünschte Funktion eingeschrieben werden kann. Im programmierten Zustand werden PLDs wie andere Logikbausteine verwendet. Die Entwicklungsarbeit bei PLD-Bausteinen besteht in der Spezifikation und Verifikation der benötigten Logik und der Erzeugung der Programmierinformation. Die Programmierung von PLD-Bausteinen kann vor rt durchgeführt werden. ASIC 3 : Große Logikfunktionen, die auf kleinstem Raum benötigt werden, müssen als ASIC entworfen werden. Die Entwicklung umfasst, wie auch bei PLDs, Spezifikation und Verifikation der benötigten Logik. Anschließend wird die Logikinformation jedoch aufbereitet, so dass in einer Halbleiterfabrik der benötigte Baustein gefertigt werden kann. Speicher: Speicherbausteine sind zum kompakten Speichern von Information geeignet. Im Gegensatz zu typischen ASIC-Bausteinen besitzen sie eine sehr regelmäßige Struktur. Ziel beim Entwurf eines Speicherbausteins ist es, möglichst viel Information auf möglichst kleiner Fläche zu speichern. Eine typische Digitalschaltung kann auf einer Platine alle Arten von Logikbausteinen kombinieren. Dabei muss jedoch der Entwickler eine Kompatibilität zwischen den unterschiedlichen Bausteintypen gewährleisten. Dies bedeutet, dass sowohl die Pegel als auch die Anforderungen an elektrische Ströme zwischen Aus- und Eingängen abgestimmt sein müssen. Digitale Bausteine werden in unterschiedlichen Technologien realisiert. Die verbreitetsten Technologien sind: Bipolar, CMS, BiCMS und ECL. Die Eigenschaften der Technologien sind die folgenden: Bipolar: Hohe Geschwindigkeit, hohe Treiberleistung (geeignet für Bustreiber), gute Spannungsfestigkeit gegenüber statischer Aufladung. CMS: Geringer Stromverbrauch, ideale Technologie zum Aufbau großer ASIC-Bausteine. BiCMS: Kombination der Bipolar und CMS Eigenschaften. ECL: Diese Technologie dient zum Aufbau sehr schneller Schaltungen, aber bei sehr hohem Leistungsverbrauch. 4. Logikbausteine Die wichtigsten Anbieter digitaler Logikbausteine sind: Texas Instruments ( Philips ( Hitachi ( IDT ( Fairchild ( Toshiba ( und N Semiconductor (früher Motorola) ( Die Anbieter stellen über Internet umfangreiche technische Informationen zur Verfügung. Diese umfassen Datenblätter für konkrete Bausteine und auch Applikationsschriften (application notes), welche die Verwendung von Logikbausteinen erläutern. Ein Besuch der Web-Seiten lohnt für einen interessierten Leser auf jeden Fall. Englisch: PCB, Printed Circuit Board 2 PLD: Programmable Logic Device 3 ASIC: Application Specific Integrated Circuit Seite 3 von 27 Kapitel4_Praktische_Realisierung_.doc

4 Anbieter digitaler Logikbausteine stellen einen ganzen Baukasten digitaler Funktionseinheiten zur Verfügung. Dies beginnt mit Gattern, Latches und FlipFlops und setzt sich mit vielfältigen komplexeren Bausteinen wie Bustreiber, Multiplexer, Demultiplexer, Zähler, Schieberegister und Arithmetikeinheiten fort. Die Funktionen werden in unterschiedlichen Breiten angeboten. 4.. Bausteinfamilien Die Bausteine werden in verschiedenen Logikfamilien angeboten. Auch wenn eine Logikfamilie technologisch längst überholt ist, muss sie noch lange auf dem Markt für die Produktion bereits entwickelter Geräte angeboten werden. Nachfolgende unvollständige Tabelle listet bekannte Logikfamilien. 74F ABT AC ACT AHC AHCT ALB ALS ALVC ALVT AS AVC BCT CD4 ECL FCT HC HCT LS LV-A LVC LVT S TTL Fast Logic Advanced BiCMS Technology Advanced CMS Logic Advanced CMS Logic Advanced High-Speed CMS Advanced High-Speed CMS Advanced Low-Voltage BiCMS Advanced Low-Power Schottky Logic Advanced Low-Voltage CMS Technology Advanced Low-Voltage BiCMS Technology Advanced Schottky Logic Advanced Very-Low-Voltage CMS Logic BiCMS Technology CMS Logic Emitter Coupled Logic Fast CMS Technology High-Speed CMS Logic High-Speed CMS Logic Low-Power Schottky Logic Low-Voltage CMS Technology Low Voltage CMS Technology Low-Voltage BiCMS Technology Schottky Logic Transistor-Transistor Logic Für Neuentwicklungen empfehlen die Anbieter immer nur einen Teil der angebotenen Familien. Nachfolgende Liste stellt beispielsweise eine Empfehlung von Texas Instruments dar, um bestehende Familien durch neue Familien zu ersetzen: Verwendete Familie Änderungsgrund Neue Familie AC/ACT Wechsel nach 3.3V LVC AC/ACT Geringere Rauschleistung AHC/AHCT ABT Wechsel nach 3.3V LVT AHC/AHCT Wechsel nach 3.3V LV ALS Wechsel von Bipolar nach CMS; Schneller AHC ALS Wechsel nach 3.3V LV ALS Schneller; Wechsel nach 3.3V LVC ALVC Schneller AVC AS Wechsel von Bipolar nach BiCMS; Schneller ABT AS Wechsel nach 3.3V LVT BCT Schneller; geringerer Stromverbrauch ABT 74F Geringeres Rauschen; geringerer Stromverbrauch ABT 74F Wechsel nach 3.3V LVT FCT Wechsel nach 3.3V LVT HC/HCT Wechsel nach 3.3V LV HC/HCT Schneller AHC/AHCT HC/HCT Viel schneller; Wechsel nach 3.3V LVC LS Wechsel von Bipolar nach CMS; Schneller AHC LS Schneller; Wechsel nach 3.3V LV LV Schneller LVC LV Viel schneller ALVC Seite 4 von 27 Kapitel4_Praktische_Realisierung_.doc

5 LVC Schneller ALVC LVQ Schneller LVC LVQ Viel schneller ALVC S Wechsel von Bipolar nach CMS; Schneller AHC S Wechsel nach 3.3V LVT TTL Wechsel von Bipolar nach CMS; Schneller AHC TTL Wechsel nach 3.3V LV TTL Schneller; Wechsel nach 3.3V LVC Bei Neuentwicklungen helfen Diagramme, in denen die unterschiedlichen Familien in Abhängigkeit von Parametern dargestellt sind, bei der Auswahl einer geeigneten Familie. Die nachfolgende Abbildung zeigt eine Übersicht von Logikfamilien in Abhängigkeit der Signalverzögerung t pd eines Standardtreibers und der Leistung I L der Ausgangstreiber. Dabei sind die 5 Volt und 3,3 Volt Familien mit unterschiedlichen Farben gekennzeichnet. Leistung der Ausgangstreiber I L (ma) 64 ALVT LVT ABT Bustreiber BCT 74F 5V 3,3V Schnelle digitale Schaltungen mit moderaten Treiberleistungen Moderate Geschwindigkeit bei geringer Treiberleistung ALB ALVC LVC AC/ACT AHC/ AHCT Digitale Schaltungen mit geringen Anforderungen an Signalverzögerung und Treiberleistung LV HC/HCT Signalverzögerung t pd (ns) In dem Diagramm sind beispielhafte Anwendungsbereiche für die Bausteinfamilien eingetragen. Ein Entwickler wählt anhand des Diagramms eine Familie aus, welche die von ihm geforderten Parameter erfüllt. Weitere Parameter der Logikfamilien sind: Leistungsverbrauch, Pegel der Ein- und Ausgangssignale, Rauschempfindlichkeit, Versorgungsspannung (5V, 3,3V,,8V,...), verfügbaren Logikfunktionen, Gehäuseform Temperaturbereich, Technologie der Bausteine Beispiele digitaler Schaltungen Für digitale Bausteine werden ausführliche Datenblätter erstellt, in denen die Eigenschaften des Bausteins dargestellt werden. Diese Datenblätter umfassen: Informationen über das Gehäuse und insbesondere über die Verbindung der Ein- und Ausgänge mit den extern zugänglichen Pins. Erläuterung der logischen Funktion mittels textueller Beschreibung, Funktionstabellen und Schaltplänen. Symbol der Funktionseinheiten. Spezifikation der minimal und maximal möglichen Verzögerungszeiten. Beschreibung der elektrischen Eigenschaften des Bausteins. Bestellinformation Nachfolgend werden beispielhaft einige Bausteine vorgestellt und Auszüge aus den Datenblättern gezeigt. Für eine Vertiefung des Stoffes wird ein Durcharbeiten entsprechender Datenblätter dringend empfohlen. Seite 5 von 27 Kapitel4_Praktische_Realisierung_.doc

6 4..2. Bezeichnung von Bausteinen Logikbausteine werden von allen Herstellern nach einem ähnlichen Schema bezeichnet. Dieses ist in etwa wie folgt aufgebaut: Herstellerpräfix Temperaturbereich Bausteinfamilie Funktionsnummer Revision Gehäuse Zwischen den hier angegebenen Feldern werden teilweise weitere Felder eingefügt. Auch werden Felder weggelassen. Bei einer vorgegebenen Bezeichnung sollte man zunächst den Temperaturbereich zusammen mit der Kennzeichnung der Bausteinfamilie ermitteln und findet direkt dahinter die interessierende Funktionsnummer. Zur Kennzeichnung des Temperaturbereichs wird der Wert 74 für den kommerziellen ( bis +75 C) und industriellen Bereich (-4 bis +85 C) und der Wert 54 für den militärischen Bereich (-55 bis +25 C) angegeben. Zur Kennzeichnung der Bausteinfamilien dienen die oben angegebenen Abkürzungen. Funktionsnummern sind zwei- bis sechsstellige Zahlen, die einmal für eine bestimmte logische Funktion vergeben wurde. Die Nummern sind zwischen unterschiedlichen Bausteinfamilien und/oder Herstellern nahezu einheitlich. In der ersten Version eines Bausteins wird keine Revisionskennzeichnung angegeben. Ansonsten wird die Revision durch einen Buchstaben beginnend bei A angegeben. Beispiel: Die Bezeichnung SN74HCTAD steht beispielsweise für ein Bauteil der Firma Texas Instruments (SN) mit kommerziellem Temperaturbereich (74) der HCT-Bausteinfamilie. Der Baustein enthält die Funktion (Dies ist, wie später ausgeführt, ein Baustein mit 4 NAND-Gattern) in der Revision A in einem D-Gehäuse (Plastic Small utline) xxxA: 4fach NAND-Baustein Der Logikbaustein mit der Funktionsnummer enthält 4 NAND-Gatter mit jeweils 2 Eingängen. Nachfolgend werden Auszüge aus dem Datenblatt des Bausteins 74LVCA verwendet, der zur LVC-Familie gehört. Dieser Baustein ist für den kommerziellen oder industriellen Temperaturbereich spezifiziert (Kennzeichnung 74) und in einer ersten Revision (Revision A) verfügbar. Bausteine der gleichen Funktionsnummer anderer Familien enthalten die gleichen 4 Logikgatter, die nachfolgend erläuterten Parameter des Bausteins können dann andere Werte aufweisen. Im Datenblatt ist schematisch das Gehäuse des Bausteins dargestellt. Es ist ein Blick von oben (top view) angegeben. Die Pins des Bausteins sind außen mit den Signalbezeichnungen und innen mit den Pin-Nummern gekennzeichnet. Aus der Darstellung kann somit abgelesen werden, welcher Pin mit welchem Signal verbunden ist. Man erkennt, dass der Baustein ein Gehäuse mit 4 Anschlusspins besitzt. Auf der Seite mit Pin besitzt das Gehäuse eine Einkerbung. Teilweise ist bei Gehäusen dieser Art Pin noch durch einen eingeprägten Punkt gekennzeichnet. An den Pins 7 und 4 wird die Versorgungsspannung angelegt. Die übrigen Pins werden durch nachfolgende Diagramme erläutert. Es ist zu beachten, dass teilweise die gleiche Funktion mit sehr ähnlicher Bausteinbezeichnung in unterschiedlichen Gehäusen angeboten wird. Diese können unterschiedliche Zuordnungen zwischen Pins und Ein-/Ausgangssignalen besitzen. Ein Blick in das Datenblatt schafft in solchen Fällen Klarheit. Für den Baustein ist eine Pegeltabelle angegeben, die als "Function Table" bezeichnet ist. Diese zeigt in Abhängigkeit der Eingänge den Wert, den der zugehörige Ausgang annimmt. Neben den Pegeln H und L wird der Pegel X für beliebig verwendet. Seite 6 von 27 Kapitel4_Praktische_Realisierung_.doc

7 Weiterhin ist im Datenblatt ein der DIN-Norm gemäßes Schaltsymbol dargestellt. Es zeigt die vier in dem Baustein verfügbaren NAND-Funktionen als UND-Gatter mit invertierten Ausgängen. An den Ein- und Ausgangssignalen sind nochmals die Pin-Nummern eingetragen, so dass auch aufgrund dieser Darstellung eine Lokalisierung der Signale am Baustein möglich ist. Zusätzlich zur DIN-Darstellung ist ein einzelnes Gatter nach alter amerikanischer Norm gezeigt: Das zeitliche Verhalten des Bausteins ist in einer Tabelle der Schalteigenschaften ("switching characteristics") beschrieben. Beim vorliegenden Baustein können dieser Tabelle unterschiedliche Verzögerungszeiten t d 4 entnommen werden, je nachdem mit welcher Versorgungsspannung der Baustein betrieben wird. Bei einer Versorgungsspannung von 3,3 V beträgt die Verzögerungszeit minimal ns und maximal 4,3 ns. Der aktuelle Wert von t d hängt von der Umgebungstemperatur und von der kapazitiven Belastung des jeweiligen Signals ab. Weiterhin gibt es auch Produktionsunterschiede zwischen verschiedenen Chargen des gleichen Bausteintyps. Der angegebene Bereich der Verzögerungszeit wird jedoch unabhängig von der Charge garantiert, wenn die Temperatur des Bausteins innerhalb des spezifizierten Bereichs bleibt. In der Tabelle ist weiterhin ein mit Verschiebung ("Skew") bezeichneter Zeitwert t sk(o) angegeben. Dieser Wert bezeichnet den Unterschied in den Verzögerungszeiten zweier Gatter im gleichen Baustein. Werden die Eingänge aller Gatter parallel mit den gleichen Signalen beschaltet, führt ein einzelnes Eingangsereignis zu Änderungen an den parallelen Ausgängen, die alle innerhalb eines Zeitintervalls der Länge t sk(o) liegen. 4 Die Verzögerungzeit t d ist in der Tabelle als t pd bezeichnet. Die Abkürzung pd steht für "propagation delay". Seite 7 von 27 Kapitel4_Praktische_Realisierung_.doc

8 Beispiel: Realisierung eines pegelgesteuerten RS-FlipFlops mit einem Baustein 74LVC. Im vorhergehenden Kapitel "Digitale Grundschaltungen" wurde ein pegelgesteuertes RS-FlipFlop vorgestellt, welches in NAND-Realisierung den folgenden Schaltplan besitzt: S Q G R Q Die Schaltung kann direkt mit den vier NAND-Gattern des vorgestellten 74LVC-Bausteins realisiert werden. Dazu muss eine Zuordnung der Gatter zu dem Baustein erfolgen. Diese Zuordnung ist zunächst willkürlich und kann wie folgt getroffen werden: S Q G R Q Eine schlechte Zuordnung beeinflusst jedoch die Realisierung der Schaltung z.b. auf einer Platine und führt dort zu umständlicher Leitungsführung. Nachfolgende Abbildung zeigt ein einseitiges Layout der Schaltung mit obiger Gatterzuordnung: S R G Q Q Die gezeigten Linien stellen Kupferbahnen dar, welche die benötigten Signalverbindungen herstellen. Die Eingangssignale S, R und G werden über Kupferbahnen von Ausgängen aus einer größeren Gesamtschaltung zugeführt, die Ausgangssignale Q und Q können anderen Eingängen der Gesamtschaltung zugeführt werden. Im vorgestellten Layout ist noch keine Versorgungsspannung angeschlossen, dies muss natürlich noch erfolgen, z.b. über eine andere Platinenlage xxx74: 2fach D-FlipFlop mit positiver Flanke Unter der Funktionsnummer 74 steht in den Logikfamilien ein Baustein zur Verfügung der zwei flankengesteuerte D-FlipFlops enthält. Nachfolgend wird beispielhaft der Baustein 74LVC74 betrachtet. Er ist in einem 4-poligen Gehäuse verfügbar. Neben dem Dateneingang D und dem Takteingang CLK besitzen die beiden FlipFlops einen asynchronen Setz- und Rücksetzeingang (PRE und CLR) und können somit auch als RS- FlipFlop betrieben werden. Seite 8 von 27 Kapitel4_Praktische_Realisierung_.doc

9 Der Baustein besitzt die folgende Anschlussbelegung: Man erkennt, dass die Versorgungsspannung (ebenso wie bei dem vorher vorgestellten Baustein) an den Pins 7 und 4 angeschlossen ist. In der gezeigten Gehäuseform mit zwei Anschlussreihen liegt der Masseanschluss GND auch bei anderen Bausteinen typischerweise auf der Seite mit Pin, aber auf dem gegenüberliegenden Pin. Beim Gehäuse mit 4 Pins ist dies Pin 7 (bei einem 2poligen Gehäuse wäre dies Pin I). Der Spannungsanschluss liegt typischerweise gegenüber Pin l, also auf dem Pin mit der höchsten Nummer. Es ist jedoch zu beachten, dass es keine Regel ohne Ausnahmen gibt, daher ist ein Blick in das Datenblatt des Bausteins immer sinnvoll. Die als "Function Table" bezeichnete Pegeltabelle beschreibt das Verhalten des Bausteins. Es wird wiederum der Wert X für einen beliebigen Signalpegel verwendet und die steigende Taktflanke mit einem Pfeil nach oben markiert. Wie im vorhergehenden Abschnitt erläutert, führt das parallele Aktivieren des asynchronen Setz- und Rücksetzsignals PRE,CLR = zu einer temporären Ausgangskombination welche beim Deaktivieren eines der Signale sofort verlassen wird. Dies ist auch als Anmerkung zur Pegeltabelle beschrieben. Das DIN-Symbol des Bausteins zeigt die beiden verfügbaren D-FlipFlops. An den Polaritätsindikatoren der Setz- und Rücksetzsignale erkennt man, dass für dieses Signale negative Logik gilt, ebenso für die invertierten Ausgangssignale. Seite 9 von 27 Kapitel4_Praktische_Realisierung_.doc

10 Zum Betrieb des Bausteins müssen die Eingangssignale zeitliche Anforderungen erfüllen, die in der Tabelle der Zeitanforderungen (timing requirements) spezifiziert sind: Die Anforderungen hängen von der Versorgungsspannung V CC ab, mit der ein Baustein betrieben wird. In der Tabelle sind Werte für V CC =3,3V und V CC =2,7V spezifiziert. Nachfolgend werden nur die Werte für V CC =3,3V diskutiert. Die erste Anforderung betrifft die maximale Frequenz f clock des Taktes (clock frequency), die bei 3,3 V auf MHz beschränkt ist. Dies entspricht einer minimalen Taktperiode von ns. Zum zweiten muss die Breite t W des aktiven Pulses der Signale PRE und CLR zum Setzen oder Rücksetzen des FlipFlops größer als 4 ns sein, ansonsten wird die korrekte Funktion nicht mehr gewährleistet. Ebenso ist die Breite des H- und L-Pulses beim Taktsignal auf 5 ns beschränkt. Bei maximaler Taktfrequenz muss somit ein symmetrischer Takt (gleiche Länge des H- und des L-Pulses) verwendet werden. Beim Betrieb mit geringeren Taktfrequenzen ist hingegen die Verwendung eines asymmetrischen Tastverhältnisses erlaubt, solange die spezifizierte Pulsbreite eingehalten wird. Im dritten und vierten Block der Tabelle werden Aufsetz- und Haltezeiten (setup time, hold time ) t su und t h für die Eingänge D, PRE und CLR angegeben. Diese Werte spezifizieren Zeitintervalle vor und nach der aktiven Taktflanke, in denen sich Eingangssignale nicht ändern dürfen, wenn eine korrekte Funktion gewährleistet werden soll. Die Aufsetzzeit für das D-Signal beträgt mindestens 3 ns, die Eingänge PRE und CLR müssen spätestens 2 ns vor der aktiven Taktflanke inaktiv geworden sein. Die Haltezeit nach der aktiven Taktflanke beträgt für alle drei Eingangssignale ns. Das zeitliche Verhalten der FlipFlops wird in der "switching characteristics" Tabelle angegeben und ist über die Maximalfrequenz, die Verzögerungszeiten und die maximale Verschiebung spezifiziert: Die Maximalfrequenz f max ist bei 3,3 V mit mindestens MHz angegeben. Die Verzögerungszeit zwischen der aktiven Taktflanke bis zur Änderung des Ausgangs beträgt bei 3,3 V mindestens ns und maximal 6,5 ns. Die Eingänge PRE und CLR wirken direkt auf den Ausgang Q ein, somit findet man entsprechende Verzögerungszeiten von mindestens ns und maximal 8 ns. Zwischen dem Eingang D und dem Ausgang Q ist keine Verzögerungszeit spezifiziert, da D nicht unabhängig auf den Ausgang einwirkt, sondern nur über die aktive Flanke des Taktes den Ausgang verändert. Hält man die vorgestellten zeitlichen Anforderungen des Bausteins ein und betreibt den Baustein mit erlaubter Versorgungsspannung innerhalb des vorgegebenen Temperaturbereichs, wird ein Verhalten innerhalb der spezifizierten zeitlichen Eigenschaften garantiert xxx7: 6fach pen-drain Treiber Mit der Funktionsnummer 7 werden in den Logikfamilien Treiberbausteine mit pen-drain Ausgängen (auch als pen Collector bezeichnet) angeboten. Das Schaltsymbol entspricht einem Treiber, der ein Signal unmodifiziert von seinem Eingang auf den Ausgang weiterreicht, der Ausgang ist jedoch mit einem auf der Spitze stehenden, unterstrichenen Rechteck als pen-drain Ausgang gekennzeichnet. Seite von 27 Kapitel4_Praktische_Realisierung_.doc

11 Nachfolgendes DIN-Symbol des Bausteins zeigt, dass der Baustein 6 Treiber mit dieser Kennzeichnung enthält: Nach alter amerikanischer Norm ist ein Treiber mit einem Dreieck gekennzeichnet, auch dieses Symbol enthält die pen-drain Kennzeichnung: Die Pegeltabelle des Bausteins ist trivial, zeigt aber das besondere Verhalten der Ausgänge nicht auf: Einen normalen Ausgang eines Logikbausteins kann man durch zwei Schalter modellieren, die komplementär zueinander geöffnet und geschlossen werden. Damit ergibt sich das folgende Modell für einen normalen Treiber: V CC V CC Wenn Eingang A= wird S geschlossen und S2 geöffnet S S2 Y U a =V CC Y=H Wenn Eingang A= wird S geöffnet und S2 geschlossen S S2 Y U a = V Y=L Liegt am Eingang A der Logikwert an, wird der Schalter S geschlossen und S2 gleichzeitig geöffnet. Damit liegt die Spannung V am Ausgang Y an und bewirkt einen H-Logikpegel. Liegt am Eingang A der Logikwert an, wird S geöffnet und S2 geschlossen. Damit wird der Ausgang auf Masse (GND) gelegt und damit der Logikpegel L ausgegeben. Beim pen-drain Ausgang fehlt der obere Schalter S: Wenn Eingang A= wird S2 geöffnet S2 Y U a =offen Logikpegel ist durch äußere Beschaltung bestimmt Wenn Eingang A= wird S2 geschlossen Y U a = V Y=L Damit ist bei einem Eingangswert A= der Ausgangspegel unbestimmt. und wird durch die äußere Beschaltung des Ausgangs bestimmt. Ist hingegen A= wird wie beim normalen Treiber der Pegel Y=L ausgegeben. S2 Seite von 27 Kapitel4_Praktische_Realisierung_.doc

12 Als äußere Beschaltung wird typischerweise ein Widerstand zwischen Ausgang Y und die Versorgungsspannung V CC geschaltet. Dieser Widerstand wird als Aufziehwiderstand (engl.: pull up) bezeichnet: V CC R V CC R Wenn Eingang A= wird S2 geöffnet S2 Y Wenn Eingang A= U a =offen wird S2 geschlossen Logikpegel wird durch Aufziehwiderstand R auf Y=H eingestellt S2 Y U a = V Y=L Dieser Widerstand bewirkt bei einem Eingangswert von A= und somit offenem Schalter S2, dass am Ausgang eine Spannung angelegt wird, die dem Ausgangspegel Y=H entspricht. Wird hingegen bei A= der Schalter S2 geschlossen, wird der Ausgang mit Masse verbunden und der Ausgangspegel L eingestellt. Beim Ausgangspegel Y=L fließt über den Widerstand zumindest der Strom V CC /R, der vom Ausgang aufgenommen werden muss. Der Widerstand R ist somit so klein zu wählen, dass nach Öffnen des Schalters die Spannung schnell den H Pegel erreicht, andererseits aber der Maximalstrom des Ausgangs nicht überschritten wird. Typische Werte für R liegen im Bereich kω bis kω. Beispiel: Realisierung einer UND-Verknüpfung mit pen-drain Treibern Mit pen-drain Bausteinen lassen sich sogenannte Wired-AND Schaltungen aufbauen. Bei diesen Schaltungen werden mehrere pen-drain Treiber mit ihren Ausgängen zusammengeschaltet und der entstehende gemeinsame Ausgang mit einem Aufziehwiderstand (engl. Pull-Up Resistor) verbunden: V CC R X X2 X3 X4 Y Wird an alle Eingänge der Wert angelegt, sind alle pen-drain Treiber hochohmig und der Aufziehwiderstand bewirkt einen H-Pegel am Ausgang. Sobald jedoch einer der Eingänge zu wird, schaltet der angeschlossene Treiber seinen Ausgang zu GND und bewirkt einen L-Pegel am Ausgang. Liegen mehrere Eingänge auf, ändert sich nichts, dann wird der Ausgang mehrfach mit GND verbunden. Bei positiver Logik ergibt sich somit das gleiche Verhalten wie bei einem UND-Gatter, daher die Bezeichnung Wired-AND. Im Gegensatz zu einem UND-Gatter kann die Wired-AND Schaltung verteilt auf einer Platine angeordnet werden, da die einzelnen pen-drain Treiber unabhängig voneinander arbeiten. Die Zusammenführung der Funktionalität findet auf der verbindenden Signalleitung im Zusammenspiel mit dem Aufziehwiderstand statt. Es ist davon auszugehen, dass eine durch Wired-AND realisiertes UND-Verknüpfung zwar logisch identisch zum UND-Gatter arbeitet, jedoch ein langsameres Zeitverhalten als dieses aufweist. Der Einsatz einer Wired-AND Schaltung wird somit dann erfolgen, wenn bei moderaten Zeitanforderungen die verteilte Realisierung der Verknüpfung vorteilhaft ist. Mit den bisher vorgestellten VHDL-Sprachkonstrukten ist die Beschreibung der gezeigten Schaltung in VHDL nicht möglich. Der Ausgang der pen-drain Treiber nimmt nicht die Werte und an, sondern die Werte und hochohmig. Für die Modellierung unterschiedlicher Ausgangswerte reicht der in VHDL eingebaute Datentyp Bit nicht mehr aus. Üblicherweise wird für die Logikmodellierung der benutzerdefinierte Datentyp std_logic verwendet, der in einer Bibliothek ieee zur Verfügung gestellt wird. Dieser Datentyp stellt, wie später noch erläutert, 9 unterschiedliche Logikwerte zur Verfügung (neunwertige Logik). Für die Modellierung des pen-drain Treibers interessieren die Werte und, die den Werten des Bit-Typs entsprechen, und die Werte L, H, Z und X. Die Werte L und H entsprechen den und Werten, können jedoch durch andere Ausgänge mit Ausgangswerten und überschrieben werden. Der Wert Z bedeutet, dass ein Ausgang einen hochohmigen Zustand einnimmt. Der Wert X steht für einen unbekannten Logikwert. Seite 2 von 27 Kapitel4_Praktische_Realisierung_.doc

13 Mit dieser Kenntnis kann die obige Wired-AND Schaltung aus 4 pen-drain Treibern mit Ausziehwiderstand in einem einfachen Modell wie folgt modelliert werden: library ieee; -- Einbinden der IEEE Bibliothek use ieee.std_logic_64.all; -- Verwenden von std_logic entity Wired_AND4 is port ( X, X2, X3, X4: in std_logic; Y: out std_logic ); end Wired_AND4; architecture simple of Wired_AND4 is Y <= 'H'; -- Aufziehwiderstand Y <= '' when (X='') or (X='L') else 'Z' when (X='') or (X='H') else 'X'; Y <= '' when (X2='') or (X2='L') else 'Z' when (X2='') or (X2='H') else 'X'; Y <= '' when (X3='') or (X3='L') else 'Z' when (X3='') or (X3='H') else 'X'; Y <= '' when (X4='') or (X4='L') else 'Z' when (X4='') or (X4='H') else 'X'; end simple; Der Aufziehwiderstand wird dadurch modelliert, dass auf den Ausgang Y eine schwache mit dem std_logic-wert H ausgegeben wird. Die Modellierung der Treiber erfolgt im Beispiel mit einer bedingten Signalzuweisung. Dem Ausgangssignal Y wird der Wert zugewiesen, wenn der zugehörige Eingang den Wert oder L annimmt. Bei einem Eingangswert von oder H wird der Ausgang zu Z (d.h. auf hochohmig) gesetzt. Im Modell weisen alle Signalzuweisungen dem einen Ausgangssignal Y Werte zu. Diese Mehrfachzuweisungen muss der Simulator auflösen, um den endgültigen Wert des Ausgangs Y zu ermitteln. Dabei verknüpft er die Werte der verschiedenen Signalzuweisungen, so dass ein sinnvoller, gemeinsamer Wert entsteht. Zum Beispiel ergibt die Verknüpfung von und H, von und L sowie und Z den Wert. Entsprechend erhält man als Ergebnis der Verknüpfungen von mit, L oder Z den Wert. Die Verknüpfung von H mit H oder Z ergibt H und die Verknüpfung von L mit L oder Z ergibt L. Eine Verknüpfung von X mit einem beliebigen anderen Wert ergibt immer X. Damit ergibt sich in obigem Modell dann der Ausgangswert Y=H, wenn alle Eingänge entweder den Wert oder H annehmen. Dann nämlich schreiben die Gleichungen der pen-drain Treiber den Wert Z auf das Signal Y und der Aufziehwiderstand den Wert H. Die Auflösung ergibt den gemeinsamen Wert H. Nimmt zumindest einer der Eingänge einen Wer oder L an, gibt der zugehörige Treiber den Wert auf Y aus. Dieser Wert überschreibt die Werte Z anderer pen-drain-treiber und den H-Wert des Aufziehwiderstands, so dass ein gemeinsamer Wert Y= ausgegeben wird xxx25 4fach Bustreiber mit Tri-State Ausgang Der Baustein mit der Funktionsnummer 25 enthält Treiber mit sogenannten Tri-State -Ausgängen. Diese Treiber werden verwendet, um mehrere Signale auf einem gemeinsamen Bussignal zusammenzuschalten. Dann darf immer nur eines der Signale den Logikzustand des Bussignals bestimmen. (Anmerkung: Ein weiterer, sehr gebräuchlicher Baustein zum Aufbau von Bussen ist der Baustein mit der Funktionsnummer 244. Sein Datenblatt ist dem Leser zum Selbststudium empfohlen.) Seite 3 von 27 Kapitel4_Praktische_Realisierung_.doc

14 Ein 25-Baustein enthält vier Treiber. Jeder Treiber besitzt die beiden Eingänge A und E sowie den Ausgang Y. Der Eingang E arbeitet mit negativer Logik. Das DIN-Symbol des Bausteins ist nachfolgend gezeigt: Die Funktionstabelle zeigt, dass bei E= der Baustein die Funktionalität eines einfachen Treibers besitzt. Dann folgt der Ausgang Y genau dem Eingang A. Ist hingegen E=, bleibt der Ausgang Y unabhängig vom Eingang A hochohmig, d.h. auf Wert Z. Im Datenblatt ist ein Schaltbild der Innenschaltung mit den alten, amerikanischen Schaltsymbolen gezeigt. Dort hat der Tri-State Treiber das dreieckige Symbol des normalen Treibers, an der Seite ist aber zusätzlich ein Steuereingang angezeichnet, mit dem der Ausgang auf hochohmig oder auf treibend geschaltet wird. Beispiel: Ansteuerung einer Busleitung mit Tri-State Treibern In Rechnersystemen sind mehrere Busse enthalten, welche von unterschiedlichen Funktionseinheiten genutzt werden, um Daten von einer Einheit zu einer anderen Einheit zu transferieren. Natürlich muss zwischen den Funktionseinheiten eine Abstimmung erfolgen, wann welche Einheit einen gemeinsamen Bus nutzt. Dies soll in diesem Beispiel nicht betrachtet werden. Unter der Annahme, dass eine Funktionseinheit den Bus nutzen darf, kann diese Ihren Ausgangstreiber aktivieren und eigene Daten auf dem gemeinsamen Bus ausgeben. Die Schaltung einer Busleitung ist in der nachfolgenden Abbildung gezeigt: Funktionseinheit Funktionseinheit 2 Funktionseinheit 3 X CE X2 CE2 X2 CE2 En En En Gemeinsamer Bus Y Jede Funktionseinheit kann Daten auf dem Bus Y ausgeben. Dazu aktiviert sie mittels des Signals CE den eigenen Tri-State Bustreiber und verbindet damit den eigenen lokalen Ausgang X mit dem Bus Y. Seite 4 von 27 Kapitel4_Praktische_Realisierung_.doc

15 Alle am Bus angeschlossenen Funktionseinheiten können die ausgegebenen Daten lesen. Damit ist eine Datenübermittlung zwischen Funktionseinheiten möglich. Beispiel: Aufbau von vier 2: Multiplexern mit Tri-State Treibern Nachfolgende Schaltung realisiert einen 2: Multiplexer für zwei Eingangsbusse X und X2 aus je vier Signalen auf einen Ausgangsbus Y. S XA XA2 XA3 XA4 XB XB2 XB3 XB4 Y Y2 Y3 Y4 Liegt am Steuereingang S der Wert an, so werden die Signale des Busses XA auf den Ausgangsbus Y geschaltet. Die Tri-State Treiber des Busses XB sind alle auf hochohmig. Bei S= ist der Fall genau umgekehrt, Die Treiber von XA sind am Ausgang hochohmig und der Bus XB wird auf den Ausgang Y geschaltet. Als Ansteuerschaltung zwischen S und den Steuereingängen der Treiber wird statt eines einfachen Inverters ein RS-FlipFlop verwendet. Dieses FlipFlop verhindert, dass beim Umschalten von S aufgrund der Laufzeit des Inverters kurzzeitig beide Treiber den Bus treiben und somit ein Kurzschluss zwischen XA und XB entstehen kann. Dies schont die Treiber, verringert den Stromverbrauch und erhöht die Lebensdauer der Bausteine. Die Realisierung der Schaltung kann mit einem 74xxx Baustein, aus dem drei der vier enthaltenen Gatter verwendet werden, und zwei 74xxx25 Bausteinen erfolgen. 4.2 Programmierbare logische Schaltungen (PLD) Programmierbare logische Schaltungen (PLD, Programmable Logic Devices) stellen eine logische Grundstruktur zur Verfügung, die vom Anwender durch Programmierung eine endgültige logische Funktion erhält. Zur Programmierung der Bausteine sind folgende Verfahren gebräuchlich: Trennen einer Verbindung durch Durchbrennen einer Sicherung (Fuse). Der Baustein kann genau einmal programmiert werden, die Programmierung ist irreversibel. Enthält der Baustein Fehler, muss dieser gegen einen neuen, korrekten Baustein ausgetauscht werden. Herstellen einer Verbindung durch Entfernen einer Isolierung (Antifuse). Auch dieser Programmiervorgang ist irreversibel. Programmierung einer EPRM 5 Zelle. Die Programmierung kann durch Bestrahlung des Bausteins mit UV-Licht wieder gelöscht werden. Daher besitzen Bausteine dieses Typs ein kleines Fenster, durch welches das Halbleiterblättchen sichtbar ist. Heute sind Bausteine dieses Typs kaum mehr gebräuchlich. Programmierung einer EEPRM 6 Zelle. Die Programmierung kann durch Anlegen elektrischer Signale wieder gelöscht werden. Dazu müssen moderne Bausteine nicht von der Platine entfernt werden, sondern sowohl das Löschen als auch das Programmieren ist in der Schaltung (In-Circuit Programming) möglich. Eingebettete, flüchtige Speicherzellen. Die Information zum Einstellen der Logik wird bei Bausteinen dieses Typs in flüchtigen Speicherzellen abgelegt. Diese Schalten die zugehörige Hardware in die gewünschte Funktion. Beim Ausschalten der Versorgungsspannung geht die Information verloren, daher müssen diese Bausteine bei jedem Booten des Systems neu programmiert werden. Die programmierbare Grundstruktur der Bausteine unterscheidet sich ebenfalls grundsätzlich. Es gibt zwei wichtige Klassen. Diese sind Bausteine mit UND/DER-Struktur. Zu diesen Bausteinen gehören die klassischen, einfachen PALund GAL-Bausteine sowie moderne, hochkomplexe und schnelle CPLD-Bausteine. Bausteine mit Logikzellen. Diese Bausteine werden auch als FPGAs bezeichnet 5 EPRM: Erasable PRM, PRM: Programmable Read nly Memory 6 EEPRM: Electrical Erasable PRM Seite 5 von 27 Kapitel4_Praktische_Realisierung_.doc

16 Diese Grundstrukturen werden in den folgenden beiden Abschnitten vorgestellt Programmierbare Bausteine mit UND/DER-Struktur Die Grundschaltung programmierbarer Bausteine mit UND/DER-Struktur besteht aus einem programmierbaren AND-Array, über welches die Eingänge an eine erste Gatterstufe aus UND-Gattern angeschlossen wird. Es folgt ein programmierbares R-Array, welches die Ausgänge der UND-Gatter mit einer zweiten Stufe aus DER-Gattern verbindet. Am Ausgang der DER-Gatter sind programmierbare Ausgangsinverter vorgesehen: X X2... XN R-Array pi pi 2... pi k AND-Array... Y Y2 YM Über das AND-Array können die Eingänge über Schalter in negierter oder nicht-negierter Form an die UND- Gatter angeschlossen werden. Nicht benutzte Eingänge werden deaktiviert, z.b. durch Verbinden mit dem Signalwert. Mit jedem UND-Gatter kann somit ein beliebiger Implikant oder Minterm realisiert werden. Über das R-Array werden die Implikanten den DER-Gattern zugeführt und dort zur Gesamtfunktion verknüpft. Auch im DER-Feld werden nicht benutzte Einngänge der DER-Gatter deaktiviert, z.b. durch Verbinden mit dem Signalwert. Mit dem frei programmierbaren AND- und R-Array können Funktionen in disjuktiver Normalform realisiert werden. Durch die programmierbaren Ausgangsinverter ist aufgrund des Shannonschen Gesetzes auch die Realisierung der konjunktiven Form möglich (siehe Abschnitt Logische Funktionen). Üblicherweise wird diese logische Grundstruktur in einer kompakten Form dargestellt, wo bei jedem Gatter eine Linie die Gattereingänge symbolisiert. Eine Markierung auf einem Eingangssignal und der zugehörigen Gatterlinie zeigt, dass das Eingangssignal auf das Gatter geführt wird. Nachfolgendes Beispiel zeigt die kompakte Form und demonstriert die Realisierung einiger logischer Funktionen: Seite 6 von 27 Kapitel4_Praktische_Realisierung_.doc

17 X X2 X3 X4 Y = (X X2 X4) (X X3) = (X X2 X4) Y2 = X2 (X X3) (X X3) Y3 = (X2 X3) X4 Y4 = X2 = = = = Y Y2 Y3 Y4 In der vorliegenden Form, in der sowohl das AND- als auch das R-Array programmiert werden kann, findet sich in PLA 7 -Bausteinen wieder. Dort können Implikanten in mehreren Funktionen gemeinsam genutzt werden. Die Verwendung von PLA-Bausteinen ist jedoch eher selten. Die gebräuchlichen PAL- und Speicher-Bausteine schränken die Möglichkeiten der Programmierung auf ein sinnvolles Maß ein, dass deren Verwendung gut handhabbar ist PAL-Bausteine Bei PAL-Bausteinen 8 (dazu gehören auch GAL-Bausteine 9, die PAL-Struktur besitzen aber vom Hersteller Lattice mit der eigenen Bezeichnung GAL versehen wurden) ist das R-Array fest programmiert, so dass die UND-Gatter der ersten Stufe fest den DER-Gattern am Ausgang zugeordnet werden. Nachfolgende Abbildung zeigt eine kleine PAL-Struktur mit 4 Eingängen und 3 Ausgängen, in der jeweils 3 UND-Gatter einem Ausgang zugeordnet werden. X X2 X3 X4 = = = Y Y2 Y3 Einfache PAL-Bausteine besitzen mindestens 8 Eingänge und Ausgänge. Bei modernen PAL-Bausteinen findet man an den Ausgängen komplexe, programmierbare Makrozellen die neben der Invertierung des Ausgangssignals eine Speicherung in einem FlipFlop ermöglichen und auch die Rückführung des Ausgangssignals in das programmierbare AND-Array ermöglichen. 7 PLA: Programmable Logical Array 8 PAL: Programmable Array Logic 9 GAL: Generic Array Logic Seite 7 von 27 Kapitel4_Praktische_Realisierung_.doc

18 Die nachfolgende Abbildung zeigt die erweiterte Struktur: X X2 X3 X4 FB E FB2 2 E2 Ausgangsmakrozelle Ausgangsmakrozelle Y Y2 Ausgangsmakrozelle FB Clk E MUX D C Ausgangsmultiplexer Y FB3 3 E3 Ausgangsmakrozelle Y3 Statt des R-Arrays sind fest verschaltete DER-Gatter gezeigt. Der Ausgang eines DER-Gatters wird in die Ausgangsmakrozelle geführt. Ebenso ein zusätzlicher Produktterm E. Aus der Ausgangsmakrozelle führt ein Rückkopplungssignal FB (FB: Feed Back), welches rückwärts wieder in das AND-Array geführt ist und dort in die Produktterme eingebunden werden kann. Das Bild der Ausgangsmakrozelle zeigt, dass das Ausgangssignal des DER-Gatters entweder direkt ausgegeben oder in einem flankengesteuerten D-FlipFlop zwischengespeichert werden kann. Auf den Ausgang Y wird entweder das Signal oder der Ausgang des FlipFlops geschaltet, dabei kann jeweils zwischen dem negierten und nicht-negierten Signal ausgewählt werden. Die Auswahl erfolgt mit dem programmierbaren Ausgangsmultiplexer. Hinter dem Ausgangsmultiplexer ist ein Tri-State Bustreiber angeordnet, der mit dem programmierbaren Produktterm E geschaltet wird. Das Rückkopplungssignal FB wird mit einem zweiten, programmierbaren Multiplexer erzeugt, dieser wählt entweder den Ausgang Y oder den FlipFlop-Ausgang als Rückkopplungssignal aus. Es ist zu bemerken, dass bei konstant deaktiviertem Tri-State Treiber am Ausgang (E=) und Auswahl des Ausgangs Y als Rückkopplungssignal FB der Ausgang Y wie ein normaler Eingang verwendet wird. Beispiel: Der PAL 22V Der PAL-Baustein mit der Bezeichnung 22V wird von verschiedenen Herstellern angeboten. Er besitzt die bereits vorgestellte Struktur mit Ausgangsmakrozellen. Nachfolgendes Übersichtsbild zeigt, dass der Baustein Eingangssignale I, einen Takteingang Clk und Rückkopplungssignale besitzt. Diese 22 Signale werden negiert und nicht-negiert als 44 Signale auf das AND-Array gegeben und erzeugen dort 32 Produktterme. Ein Teil der Produktterme wird auf unterschiedlich breite DER-Gatter geführt, zwei Terme bilden die globalen Signale Reset und Set und der Produktterme steuern die Tri-State Treiber der Ausgänge. Die Ausgänge der DER-Gatter werden auf die Ausgangsmakrozellen geführt und werden direkt oder durch ein FlipFlop mit dem Takt Clk synchronisiert auf den Ausgängen ausgegeben. Seite 8 von 27 Kapitel4_Praktische_Realisierung_.doc

19 Nachfolgende Detailzeichnung zeigt die Struktur der Ausgangsmakrozelle. Man erkennt, dass die Ausgangssignale der DER-Gatter direkt oder synchronisiert sowie negiert oder nicht-negiert auf den Ausgang weitergereicht werden. Die Auswahl erfolgt mit dem Ausgangsmultiplexer. Die Auswahl des Rückkopplungssignals über den zweiten Multiplexer kann in der 22V Architektur nicht unabhängig erfolgen, sondern ist mit der Auswahl des Ausgangsmultiplexers gekoppelt. Wird über den Ausgangsmultiplexer ein FlipFlop-Ausgang zum Ausgangspin geführt, wird der FlipFlop- Ausgang rückgekoppelt. Wird hingegen der Ausgang des DER-Gatters direkt auf den Ausgang geführt, wird der Pegel des Ausgangspins zurück in das AND-Array gekoppelt. Beispiel: Realisierung eines D-FlipFlops als asynchron rückgekoppelte Schaltung in einem PAL-Baustein Im Abschnitt "Digitale Grundschaltungen" wurde ein als asynchron rückgekoppelte Schaltung realisiertes D-FlipFlop vorgestellt. Die Gleichungen des FlipFlops lauten: Z = (( D) Clk ( Z2 * )) (( D) Clk Z * ) (Clk Z * ( Z2 * )) (( D) Z * Z2 * ) (( Clk) Z2 * ) Z2 = (( Z * ) Z2 * ) (( Clk) Z2 * ) (D Clk ( Z * )) (D Z2 * ) Seite 9 von 27 Kapitel4_Praktische_Realisierung_.doc

20 Die Signale Z und Z2 sind die Zustandsbits der Schaltung. Der Ausgang Q entspricht direkt dem Zusandsbit Z2. Damit erhält man die folgende Realisierung der Schaltung in einem PAL-Baustein: Clk D X3 X4 FB MUX D C Ausgangsmultiplexer Z E FB2 MUX 2 D C Ausgangsmultiplexer Z2, Q E2 Mit den Multiplexern der Ausgangsmakrozelle werden die Ausgänge Z und Z2 zurückgekoppelt und im AND-Array bereitgestellt. Damit stehen sie als Rückkopplungssignale Z * und Z2 * zur Verfügung und können in die Gleichungen zur Berechnung von Z und Z2 einbezogen werden CPLD-Bausteine CPLD-Bausteine gruppieren mehrere einfache PAL-Blöcke um eine programmierbare Verbindungsmatrix herum. Zur Ein- und Ausgabe von Signalen sind, ähnlich wie bei den komplexen PAL-Bausteinen, Makrozellen vorhanden. Nachfolgende Abbildung zeigt die Architektur der CPLD-Bausteine: I-Pin I-Pin I-Pin I Makro Zelle I Makro Zelle I Makro Zelle E I E I E I PAL-Block AND- Array PAL-Block AND- Array E I E I E I I Makro Zelle I Makro Zelle I Makro Zelle I-Pin I-Pin I-Pin I-Pin I-Pin I-Pin I Makro Zelle I Makro Zelle I Makro Zelle E I E I E I PAL-Block AND- Array Programmierbare Verbindungsmatrix PAL-Block AND- Array E I E I E I I Makro Zelle I Makro Zelle I Makro Zelle I-Pin I-Pin I-Pin Takt Über die Eingangssignale I gelangen externe Signale an die programmierbare Verbindungsmatrix. In der Verbindungsmatrix können beliebige Verbindungen zwischen Ein- und Ausgängen geschaltet werden. Die Seite 2 von 27 Kapitel4_Praktische_Realisierung_.doc

21 Ausgänge der Verbindungsmatrix bilden die Eingänge der PAL-Blöcke. Typische PAL-Blöcke besitzen ca. 5 Eingänge und -2 Ausgänge, wobei jeder Ausgang aus bis zu -5 Produkttermen gebildet wird. Anders als in komplexen PAL-Bausteinen werden die Ausgänge der UND/DER-Struktur direkt und nicht über die Makrozelle zurückgekoppelt. Die Rückkopplung erfolgt auch nicht auf das eigene AND-Array, sondern auf die programmierbare Verbindungsmatrix. Von dort aus kann das Signal natürlich wieder in das eigene AND- Array, aber auch in andere PAL-Blöcke des Bausteins eingespeist werden. An den Ausgängen der PAL-Blöcke können programmierbar FlipFlops zugeschaltet werden, diese sind in obigem Blockschaltbild nicht gezeigt. Damit ist ein synchrones Rückführen der PAL-Ausgänge möglich. Die I-Makrozellen besitzen eine ähnliche Struktur wie Makrozellen der komplexen PAL-Bausteine. Das bei der Beschreibung der PAL-Bausteine als Rückkopplungssignal FB bezeichnete Signal ist hier als Eingangssignal I bezeichnet. Ebenso wie bei den PAL-Bausteinen kann über einen Produktterm ein Tri-State Treiber am Bausteinausgang geschaltet werden. Es muss darauf hingewiesen werden, dass die gezeigte Struktur lediglich die Grundstruktur von CPLD- Bausteinen widerspiegelt. Reale Bausteine weisen eine Fülle von Besonderheiten sowie zusätzlichen Verbindungen und Signalen auf. Zur detaillierten Information wird daher auf die Datenblätter der Anbieter von CPLD-Bausteinen verwiesen. Anbieter von CPLD-Bausteinen sind beispielsweise die Firmen Altera ( Cypress ( XILINX ( Lattice ( Speicherbausteine Bei Speicherbausteinen ist das AND-Array fest programmiert. Diese Architektur besitzt bei n Eingängen genau N=2 n UND-Gatter. Mit der festen Programmierung des AND-Arrays wird mit dem ersten UND-Gatter der Minterm m erzeugt, mit dem nächsten Gatter der Minterm m bis schließlich das letzte UND-Gatter den Minterm m N- erzeugt. Da alle Minterme zur Verfügung stehen kann durch Programmierung des R-Arrays mit jedem DER-Gatter eine beliebige boolsche Funktion erzeugt werden. Nachfolgende Abbildung zeigt einen Speicher mit 3 Ein- und 4 Ausgängen. Es besteht intern aus 2 3 UND- Gattern, mit denen die Minterme m bis m 7 erzeugt werden. X X2 X3 m m m 2 m 3 m 4 m 5 m 6 Y = m Y2 = m Y3 = m Y4 = m m m m m m = (X X2 X3) (X X2 X3) m 7 (X X2 X3) = (X X2 X3) (X X2 X3) = (X X2 X3) (X X2 X3) = (X X2 X3) (X X2 X3) 7 Y Y2 Y3 Y4 Beispielhaft ist die Programmierung einiger Funktionen gezeigt. Es bleibt anzumerken, dass der Aufbau asynchroner Schaltungen mit Speichern nicht zu empfehlen ist. Da alle Funktionen aus einzelnen Mintermen aufgebaut werden, können beim Übergang von einem Minterm zu einem zweiten Minterm immer Hazards auftreten, die das Verhalten einer asynchronen Schaltung unvorhersehbar machen. Als Speicherbausteine werden Bausteine mit nicht-flüchtigem und auch mit flüchtigem R-Array eingesetzt. Erste werden als PRM bezeichnet. PRM-Bausteine werden auch in einem anderen Kontext eingesetzt. Sie dienen als Festwertspeicher für Rechner, deren Inhalt auch beim Ausschalten der Versorgungsspannung erhalten bleibt. Auf Speicher wird nochmals in einem separaten Abschnitt eingegangen Zusammenfassung Analysiert man die unterschiedlichen Bausteintypen mit UND/DER-Struktur so ergibt sich als großer Vorteil, dass durch die regelmäßige Struktur und die festen Verbindungspfade die Verzögerungszeit t d von Schaltungen gut vorhergesagt werden kann. Weiterhin können die bekannten Entwurfsverfahren für logische Funktionen direkt auf die eingebetteten UND/DER-Schaltungen angewendet werden. Nachteil der Schaltungen ist die global angelegte Struktur der AND- und R-Arrays bei PALs und PRMS und des programmierbaren Verbindungsnetzwerks der CPLD-Bausteine. Werden nur lokale Strukturen benötigt, Seite 2 von 27 Kapitel4_Praktische_Realisierung_.doc

22 wird die Performance dieser Hardwareressource nur schlecht ausgenutzt. Weiterhin ist die Realisierung solcher zentraler, globaler Ressourcen technologisch aufwendig und limitiert die erreichbare Komplexität der Bausteine FPGAs: Programmierbare, zellbasierte Logikbausteine Das Grundelement von FPGA-Bausteinen sind kleine, programmierbare Logikzellen s, die in ihrer Funktion programmiert und mittels kleiner Verbindungselemente programmierbar zusammengeschaltet werden können. Die Herstellung von Verbindungen erfolgt über Routing-Kanäle, die aus programmierbaren Verbindungspunkten 2 und kleinen Schaltmatrizen 3 aufgebaut sind. Die Ein- und Ausgabe erfolgt mittels I-Blöcken (), die ebenfalls an die Verbindungselemente angeschlossen sind. Die Zellen sind im FPGA in einer Matrix angeordnet. Damit erhält man die folgende Übersichtsstruktur. Im Inneren des FPGA-Bausteins liegen die programmierbaren Logikblöcke, die über die Anschlusspunkte programmierbar an die Routing-Ressourcen angeschlossen werden. Das Routing der Verbindungen erfolgt durch Programmierung der Matrix. Die Zellen sind am Rand des Chips angeordnet und können ebenfalls programmierbar an die Punkte angeschlossen werden Ein einfaches Modell-FPGA Zur detaillierten Erläuterung der FPGA-Funktionalität wird ein einfaches Modell eines FPGAs verwendet, welches die wichtigesten Eigenschaften eines FPGAs aufzeigt. Das Modell-FPGA soll 4 Routing-Leitungen zwischen benachbarten -Elementen besitzen. Eine Routing- Leitung führt von einem zu einem benachbarten, stellt also eine lokale Verbindung dar: Reale FPGAs besitzen neben diesen lokalen Verbindungen auch globale Verbindungen, um Verbindungen zwischen weit entfernten Logikelementen im Baustein zu erleichtern. Im Modell-FPGA wollen wir darauf verzichten. Man erkennt in der Abbildung, dass ein Anschlussleitungen besitzt, die zu den benachbarten Routing- Leitungen führen. Die Kreuzungspunkte stellen, ähnlich wie bei den PLD-Bausteinen, programmierbare Verbindungspunkte dar. Durch Programmierung kann somit eine Anschlussleitung des s mit einer oder mehreren Routing-Leitungen verbunden werden. FPGA: Field Programmable Gate Array, Anwenderprogrammierbares Gatterfeld : Configurable Logic Block, Konfigurierbarer logischer Block 2 : Programmable Switching Points, Programmierbare Verbindungspunkte 3 : Programmable Switching Matrix, Programmierbare Schaltmatrix Seite 22 von 27 Kapitel4_Praktische_Realisierung_.doc

23 Für das Modell-FPGA soll der die folgende Innenschaltung erhalten: I I2 I3 I4 LUT S D C Von jeder der vier Seiten des s wird eines der Eingangssignale I, I2, I3 und I4 auf eine Look-Up -Tabelle LUT geführt. Eine Look-Up-Tabelle ist ein kleiner Speicher, mit dem programmierbar die gewünschte Funktion = f(i,i2,i3,i4) eingestellt wird (siehe Abschnitt ). Im Modell-FPGA kann das direkte Ausgangssignal oben und links an die Routing-Verbindungen angeschlossen werden. Das mit einem Takt über ein D-FlipFlop synchronisierte Signal S kann rechts und unten mit den Routing-Leitungen verbunden werden. Die Ausgangszelle des Modell-FPGAs wird sehr einfach gestaltet. Der Signalwert des Pins kann ausgelesen und ein Signal über einen Tri-State Treiber ausgegeben werden: I-Pad Mit diesen Grundelementen ergibt sich ein einfaches 4x4 Modell-FPGA: Clock Reset I-Pad I-Pad I I2 I3 I4 I I2 I3 I4 LUT LUT I-Pad D C S D C S I I2 I3 I4 I I2 I3 I4 LUT LUT I-Pad D D I-Pad I-Pad I-Pad C C I-Pad S S Die Signale Clock und Reset sind an jeden geführt. Mit dem Signal Reset können alle FlipFlops gemeinsam zurück auf gesetzt werden. Das Signal Clock ist das gemeinsame Taktsignal für alle - FlipFlops. Zur Einstellung einer gewünschten logischen Funktion im FPGA müssen 3 verschiedene Ressourcen programmiert werden:. Einstellen der LUT-Funktionen in den s. 2. Anschluss der -Anschlüsse an die Routing-Leitungen mittels -Punkten. 3. Verbinden mehrerer Routing-Leitungen (Segmente) zu einem gemeinsamen Signal mittels der -Matrizen. Im Gegensatz zur UND/DER-Struktur ergeben sich durch diese verschiedenartigen Programmiermöglichkeiten eine große Vielzahl möglicher Lösungen für ein Problem. Typischerweise wird man keine optimalen oder Seite 23 von 27 Kapitel4_Praktische_Realisierung_.doc

24 minimalen Lösungen suchen, sondern eine Lösung ermitteln und dann nachprüfen, ob die erzielten Zeiteigenschaften zur Lösung der Aufgabe ausreichen. Beispiel: Realisierung eines 4: Multiplexers mit dem Modell-FPGA Die Programmierung eines FPGAs soll an einem einfachen Beispiel erläutert werden. Ein 4: Multiplexer soll mit dem gezeigten Modell-FPGA realisiert werden. Da im verwendeten FPGA keine Logikelemente existieren, die 6 Eingangssignale verknüpfen können, muss die Funktion in Teilfunktionen zerlegt werden: I I I2 I : MUX I I I2 I3 2 2: 2: 2: S S S S Mit der gezeigten Zerlegung in drei 2: Multiplexer kann jeder dieser kleinen Multiplexer auf einen abgebildet werden. Eine willkürliche Zuordnung ist in der Abbildung eingetragen. Der vierte wird verwendet, um auf den Freigabeeingang des Tri-State Treibers einen festen Logikpegel zu schalten, so dass der Treiber immer aktiv ist. Die Schaltung kann nun auf den FPGA-Baustein abgebildet werden: Clock Reset I-Pad I I-Pad I2 I I2 I3 I4 I I2 I3 I4 LUT LUT 2 I-Pad I S D C 2 S D C I I2 I3 I4 I I2 I3 I4 LUT LUT 3 I-Pad I-Pad I-Pad S I-Pad S I-Pad I3 D D C 3 C S S Die gezeigte Realisierung stellt eine unter vielen möglichen Realisierungen dar. Der Signalpfad von den Eingängen I, I, I2 und I3 zum Ausgang ist rot dargestellt. Der Anschluss der Steuersignale S und S ist grün dargestellt. Die Erzeugung eines festen Pegels für den Ausgangstreiber ist mit blauen Signalen eingezeichnet. Der Abbildung kann entnommen werden, wie die Programmierung der - und -Elemente erfolgt. Jede -Verbindung ist mit einem kleinen Kreuz markiert, die -Verbindungen sind auf die zugehörigen Elemente aufgezeichnet. Seite 24 von 27 Kapitel4_Praktische_Realisierung_.doc

25 Für die -Programmierung müssen die LUT-Funktionen noch spezifiziert werden: LUT LUT LUT2 LUT3 I I2 I3 I4 I I2 I3 I4 I I2 I3 I4 I I2 I3 I Die LUTs bis 2 realisieren die drei verwendeten :2 Multiplexer, LUT3 erzeugt den konstanten Wert für den Ausgangstreiber Ein Beispiel kommerzieller FPGAs: Die Spartan-Familie der Firma Xilinx Der größte Anbieter von FPGA-Bausteinen ist die Firma Xilinx ( Sie bietet mit der Spartan- Familie hochkomplexe, preiswerte FPGAs an. Die Übersicht zeigt die Grundstruktur aller Bausteine der Familie aus s und s sowie in den Ecken einige Sonderfunktionen zum Initialisieren, Testen und zur Taktaufbereitung, auf die nicht näher eingegangen werden soll. Die Bereiche zwischen den Logikblöcken sind als Routing Channels bezeichnet. Dahinter verbergen sich die - und -Elemente. Die Anzahl der s in einem Spartan-FPGA variiert. Nachfolgende Tabelle zeigt die Größen der Bausteine: Bauteil Matrix -Anzahl FlipFlop-Anzahl Max. User I/-Pins XCS5 x XCS 4 x XCS2 2 x XCS3 24 x XCS4 28 x Bausteine benachbarter Größen gibt es meist in gleichen Gehäusen mit gleicher Anschlussbelegung, so dass eine ptimierung des Logikdesigns durch Austausch der Bausteine auch nach Erstellung des Platinenlayouts noch möglich ist. Seite 25 von 27 Kapitel4_Praktische_Realisierung_.doc