Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7)
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- Heiko Neumann
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1 Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) J. Zhang zhang@informatik.uni-hamburg.de Universität Hamburg AB Technische Aspekte Multimodaler Systeme
2 Vorlesung: Rechnerstrukturen, Teil 2 (Modul IP7) Inhaltsverzeichnis 7. Computerarchitektur Pipeline-Hazards Pipeline Zusammenfassung Die Speicherhierarchie SRAM-DRAM
3 Abschnitt: Pipeline-Hazards Datenabhängigkeiten System Jede Operation hängt vom Erebnis der vorhergehenden ab Seite 222
4 Abschnitt: Pipeline-Hazards Daten Hazards Resultat-Feedback kommt zu spät für die nächste Operation Pipelining ändert Verhalten des gesamten Systems Seite 223
5 Abschnitt: Pipeline-Hazards Datenabhängigkeiten: 3 Nops (No Operation) Seite 224
6 Abschnitt: Pipeline-Hazards Datenabhängigkeiten: 2 Nops Seite 225
7 Abschnitt: Pipeline-Hazards Datenabhängigkeiten: 1 Nops Seite 226
8 Abschnitt: Pipeline-Hazards Datenabhängigkeiten: No Nop Seite 227
9 Abschnitt: Pipeline-Hazards Stalling für Datenabhängigkeiten Wenn die Anweisung zu dicht auf eine andere folgt, die in das von der aktuellen Anweisung benutzte Register schreibt, dann verzögere Anweisung Halte Anweisung im Decode-Status Füge nop dynamisch in Execute Stage ein Seite 228
10 Abschnitt: Pipeline-Hazards Feststellen der Stall Bedingung Seite 229
11 Abschnitt: Pipeline-Hazards Stalling X3 Seite 230
12 Abschnitt: Pipeline-Hazards Was passiert beim Stalling? Verzögerte Instruktion wird im Decode -Status gehalten Folgende Anweisung verbleibt im Fetch Status (Befehl-holen-Status) Bubbles werden in Execute Stage eingefügt Wie dynamisch generierte nops Bewegen sich durch spätere Stufen (stages) Seite 231
13 Abschnitt: Pipeline-Hazards Data Forwarding Naive Pipeline Register wird erst nach Vollendung der Write-back Phase (stage) geschrieben Source-Operanden werden aus der Registerbank während der Dekodierungsphase gelesen Müssen zu Beginn der Phase in der Registerbank sein Seite 232
14 Abschnitt: Pipeline-Hazards Data Forwarding Naive Pipeline Register wird erst nach Vollendung der Write-back Phase (stage) geschrieben Source-Operanden werden aus der Registerbank während der Dekodierungsphase gelesen Müssen zu Beginn der Phase in der Registerbank sein Beobachtung Ergebnis wird während der Execute Stage oder der Memory Stage generiert Seite 232
15 Abschnitt: Pipeline-Hazards Data Forwarding Naive Pipeline Register wird erst nach Vollendung der Write-back Phase (stage) geschrieben Source-Operanden werden aus der Registerbank während der Dekodierungsphase gelesen Müssen zu Beginn der Phase in der Registerbank sein Beobachtung Ergebnis wird während der Execute Stage oder der Memory Stage generiert Trick Leite den Wert direkt von der generierenden Anweisung in die Dekodierungsphase Muss zum Ende der Dekodierungsphase verfügbar sein Seite 232
16 Abschnitt: Pipeline-Hazards Beispiel für Data Forwarding irmovl in der Write-back Phase Zielwert im W Pipeline Register Weiterleiten als valb in die Dekodierungsphase Seite 233
17 Abschnitt: Pipeline-Hazards Beispiel für falsche Sprungvorhersage Sollte nur die ersten 8 Anweisungen ausführen Seite 234
18 Abschnitt: Pipeline-Hazards Trace einer falschen Sprungvorhersage Fälschliche Ausführung zweier Anweisungen am Sprungziel Seite 235
19 Abschnitt: Pipeline-Hazards Behandlung einer falschen Sprungvorhersage (Branch Misprediction) Sprung wird vorhergesagt Holt die nächsten 2 Anweisungen am Sprungziel Abbruch bei falscher Vorhersage Erkenne den nicht ausgeführten Sprung in der Execute -Phase Im folgenden Zyklus, ersetze die in der Execute -Phase befindliche Anweisung und fülle Dekodierungsphase mit Bubbles auf Es sind noch keine Seiteneffekte aufgetreten Seite 236
20 Abschnitt: Pipeline Zusammenfassung Pipeline Zusammenfassung Data Hazards Meist durch Forwarding umgangen Kein Performance Verlust Load/Use Hazards erfordern Verzögerung um einen Takt Seite 237
21 Abschnitt: Pipeline Zusammenfassung Pipeline Zusammenfassung Data Hazards Meist durch Forwarding umgangen Kein Performance Verlust Load/Use Hazards erfordern Verzögerung um einen Takt Control Hazards Breche Anweisungen ab, wenn ein falsch vorghergesagter Sprung entdeckt wird Zwei Taktzyklen verschwendet Verzögere Fetch Stage während ret durch die Pipeline wandert Drei Taktzyklen verschwendet Seite 237
22 Abschnitt: Pipeline Zusammenfassung Pipeline Zusammenfassung II Control Kombinationen Müssen sorgfältig analysiert werden Erste Version hat einen schwer erkennbaren Bug Trat nur bei unüblicher Kombination von Befehlen auf Seite 238
23 Abschnitt: Pipeline Zusammenfassung Ausnahmen Bedingungen, unter denen die Pipeline den normalen Ablauf nicht fortsetzen kann Seite 239
24 Abschnitt: Pipeline Zusammenfassung Ausnahmen Bedingungen, unter denen die Pipeline den normalen Ablauf nicht fortsetzen kann Ursachen Halt Anweisung Ungültige Adresse für die Anweisung oder Daten Ungültige Anweisung Pipeline Kontrollfehler Seite 239
25 Abschnitt: Pipeline Zusammenfassung Ausnahmen Bedingungen, unter denen die Pipeline den normalen Ablauf nicht fortsetzen kann Ursachen Halt Anweisung Ungültige Adresse für die Anweisung oder Daten Ungültige Anweisung Pipeline Kontrollfehler Erforderliches Vorgehen Einige Anweisungen vollenden Entweder aktuelle oder vorherige (hängt von Ausnahmetyp ab) Andere verwerfen Exception handler aufrufen Wie unerwarteter Prozeduraufruf Seite 239
26 Abschnitt: Pipeline Zusammenfassung PentiumPro Operation Übersetzt Anweisungen dynamisch in µops 118 Bits breit Enthält Operation, zwei Quellen und Ziel Seite 240
27 Abschnitt: Pipeline Zusammenfassung PentiumPro Operation Übersetzt Anweisungen dynamisch in µops 118 Bits breit Enthält Operation, zwei Quellen und Ziel Führt µops mit Out of Order Maschine aus µop ausgeführt wenn Operanden verfügbar sind Funktionelle Einheit verfügbar ist Ausführung wird durch Reservation Stations kontrolliert Beobachtet die Datenabhängigkeiten zwischen µops Teilt Ressourcen zu Seite 240
28 Abschnitt: Pipeline Zusammenfassung Pentium 4 Eigenschaften Trace Cache Ersetzt die traditionelle Anweisungscache Nimmt Anweisungen in dekodierter Form in die Cache auf Reduziert die benötigte Rate für den Anweisungsdecoder Seite 241
29 Abschnitt: Pipeline Zusammenfassung Pentium 4 Eigenschaften Trace Cache Ersetzt die traditionelle Anweisungscache Nimmt Anweisungen in dekodierter Form in die Cache auf Reduziert die benötigte Rate für den Anweisungsdecoder Double pumped ALUs (2 Operationen pro Taktzyklus) Simple Anweisungen (hinzufügen) Seite 241
30 Abschnitt: Pipeline Zusammenfassung Pentium 4 Eigenschaften Trace Cache Ersetzt die traditionelle Anweisungscache Nimmt Anweisungen in dekodierter Form in die Cache auf Reduziert die benötigte Rate für den Anweisungsdecoder Double pumped ALUs (2 Operationen pro Taktzyklus) Simple Anweisungen (hinzufügen) Sehr große Pipeline 20+Zyklus Branch Penalty ermöglicht sehr hohe Taktfrequenzen Langsamer als Pentium III mit gleicher Taktfrequenz Seite 241
31 Abschnitt: Pipeline Zusammenfassung Prozessor Zusammenfassung Designtechnik Benutzung eines einheitlichen Frameworks für alle Anweisungen Ermöglicht den Anweisungen, die Hardwareressourcen untereinander zu teilen Kontrolllogik steuert Hardwareressourcen Seite 242
32 Abschnitt: Pipeline Zusammenfassung Prozessor Zusammenfassung Designtechnik Benutzung eines einheitlichen Frameworks für alle Anweisungen Ermöglicht den Anweisungen, die Hardwareressourcen untereinander zu teilen Kontrolllogik steuert Hardwareressourcen Operation Zustand wird in Speichern und Registern gehalten Berechnung wird von kombinatorischer Logik durchgeführt Taktung der Register/Speicher kontrolliert das allgemeine Verhalten Seite 242
33 Abschnitt: Pipeline Zusammenfassung Prozessor Zusammenfassung Designtechnik Benutzung eines einheitlichen Frameworks für alle Anweisungen Ermöglicht den Anweisungen, die Hardwareressourcen untereinander zu teilen Kontrolllogik steuert Hardwareressourcen Operation Zustand wird in Speichern und Registern gehalten Berechnung wird von kombinatorischer Logik durchgeführt Taktung der Register/Speicher kontrolliert das allgemeine Verhalten Leistungssteigerung Pipelining erhöht den Datendurchsatz und verbessert die Ressourcennutzung Muss sichergehen, dass ISA Verhalten beibehalten wird Seite 242
34 Kapitel: Die Speicherhierarchie Die Speicherhierarchie Themen: Speichertechnologien und Trends Lokalität der Referenzen Caching in der Speicherhierarchie Seite 243
35 Kapitel: Die Speicherhierarchie Random-Access Memory (RAM) Hauptmerkmale RAM ist als Chip gepackt Grundspeichereinheit ist eine Zelle (ein Bit pro Zelle) Viele RAM Chips bilden einen Speicher Seite 244
36 Kapitel: Die Speicherhierarchie Random-Access Memory (RAM) II Statischer RAM (SRAM) Jede Zelle speichert Bits mit einer 6-Transistor Schaltung Speichert Wert solange er mit Energie versorgt wird Relativ unanfällig für Störungen wie elektrische Brummspannungen Schneller und teurer als DRAM Seite 245
37 Kapitel: Die Speicherhierarchie Random-Access Memory (RAM) II Statischer RAM (SRAM) Jede Zelle speichert Bits mit einer 6-Transistor Schaltung Speichert Wert solange er mit Energie versorgt wird Relativ unanfällig für Störungen wie elektrische Brummspannungen Schneller und teurer als DRAM Dynamischer RAM (DRAM) Jede Zelle speichert Bits mit einem Kondensator und einem Transistor Der Wert muss alle ms aufgefrischt werden Anfällig für Störungen Langsamer und billiger als SRAM Seite 245
38 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM SRAM gegen DRAM Zusammenfassung Seite 246
39 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Konventionelle DRAM Organisation d x w DRAM: dw Summe aller Bits organisiert als d Superzellen mit w Bits Seite 247
40 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Lesen der DRAM Superzelle (2,1) Schritt 1(a): Row Access Strobe (RAS) wählt Zeile 2. Schritt 1(b): Zeile 2 wird aus dem DRAM Array in den Zeilenpuffer ( Row Buffer ) kopiert. Seite 248
41 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Lesen der DRAM Superzelle (2,1) Schritt 2(a): Column Access Strobe (CAS) wählt Spalte 1. Schritt 2(b): Superzelle (2,1) wird aus dem Buffer ausgelesen und auf die Datenleitungen gelegt. Von dort gelangen die Daten zurück in die CPU Seite 249
42 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Erweiterte DRAMS Alle erweiterten DRAMS sind um den konventionellen DRAM Kern herum aufgebaut Fast Page Mode DRAM (FPM DRAM) Greift auf den Inhalt einer Speicherzeile zu mit [RAS, CAS, CAS, CAS, CAS] anstatt mit [(RAS, CAS), (RAS, CAS), (RAS, CAS), (RAS, CAS)]. Extended Data Out DRAM (EDO DRAM) Erweiterter FPM DRAM mit schneller aufeinanderfolgenden CAS Signalen Synchroner (taktgesteuerter) DRAM (SDRAM) Betrieben mit steigender Taktflanke statt mit asynchronen Kontrollsignalen Seite 250
43 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Erweiterte DRAMS Weitere erweiterten DRAMS Double Data-Rate Synchronous DRAM (DDR SDRAM) SDRAM-Erweiterung die beide Taktflanken als Kontrollsignal benutzt Video RAM (VRAM) Wie FPM DRAM, aber Output wird durch Verschieben des Row Buffer hergestellt Zwei Ports (erlauben gleichzeitiges Lesen und Schreiben) Seite 251
44 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Nichtflüchtige Speicher DRAM und SRAM sind flüchtige Speicher. Informationen gehen beim Abschalten verloren Seite 252
45 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Nichtflüchtige Speicher DRAM und SRAM sind flüchtige Speicher. Informationen gehen beim Abschalten verloren Nichtflüchtige Speicher speichern Werte selbst wenn sie abgeschaltet sind Allgemeiner Name ist Read-Only-Memory (ROM) Irreführend, da einige ROMs gelesen und verändert werden können Seite 252
46 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Nichtflüchtige Speicher DRAM und SRAM sind flüchtige Speicher. Informationen gehen beim Abschalten verloren Nichtflüchtige Speicher speichern Werte selbst wenn sie abgeschaltet sind Allgemeiner Name ist Read-Only-Memory (ROM) Irreführend, da einige ROMs gelesen und verändert werden können Arten von ROMs Programmmierbarer ROM (PROM) Erasable Programmable ROM (EPROM) (Löschbarer, programmierbarer ROM) Electrically Eraseable PROM (EEPROM) (Elektrisch löschbarer PROM) Flash Speicher Seite 252
47 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Anwendungsbeispiel nichtflüchtige Speicher Firmware Programm wird in einem ROM gespeichert Boot Zeitcode, BIOS (basic input/output system) Grafikkarten, Festplattencontroller Seite 253
48 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Typische Busstrukturen zur Verbindung von CPU und Speicher Ein Bus ist eine Sammlung paralleler Drähte die Adressen, Daten und Kontrollsignale übertragen. Busse werden üblicherweise von mehreren Geräten genutzt. Seite 254
49 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherlesevorgang (1) CPU legt Adresse A auf den Speicherbus. Seite 255
50 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherlesevorgang (2) Hauptspeicher liest Adresse A vom Speicherbus, ruft das Wort x ab und legt es auf den Bus. Seite 256
51 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherlesevorgang (3) CPU liest Wort x vom Bus und kopiert es ins Register %eax. Seite 257
52 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherschreibvorgang (1) CPU legt die Adresse A auf den Bus. Der Hauptspeicher liest sie und wartet auf die Ankunft des entsprechenden Datenworts. Seite 258
53 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherschreibvorgang (2) CPU legt Datenwort y auf den Bus. Seite 259
54 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Speicherschreibvorgang (3) Hauptspeicher liest Datenwort y vom Bus und speichert es unter Adresse A ab. Seite 260
55 Kapitel: Die Speicherhierarchie Abschnitt: SRAM-DRAM Ergänzende Literatur Zur Rechnerarchitektur (Teil 2, 6. Termin): Literatur [1] Randal E. Bryant and David O Hallaron. Computer systems. pages , Pearson Education, Inc., New Jersey, Seite 261
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