Hardware-Pyramide. Teil D3: Vom Transistor zum Ein-Chip-System. Transistor. Größe der Transistoren. 06 / Teil D3 / Seite 01

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1 eil 3: Vom ransistor zum Ein-Chip-ystem ransistoren in der igitaltechnik Gatter Flip-Flops RM Ein-Chip-ystem Hardware-Pyramide EV ystem Zentraleinheit, Peripherie komplee Funktionsbaugr. peicherzellen, ddierer, chaltnetze N, OR, NO, NN, NOR - Gatter ransistoren, ioden, Kondensatoren, Widerstände ransistor Basiselement der igitaltechnik. Elektrisch angesteuerter chalter, kein Verstärker. usführungsformen: Größe der ransistoren bipolar unipolar metallische Leiterbahnen E B leistungsgesteuert robust C Einsatz in Lund ECL-Gattern G leistungslos gesteuert leicht zu zerstören Einsatz in NMOund CMO-Gattern uerschnitt menschliches Haar ransistor,3 µm uelle: IBM Oidisolation / eil 3 / eite

2 Räumliche truktur eines ICs engl.: gate Gatter tarre Verknüpfung von ransistoren und anderen elektronischen Bauelementen zur Realisierung logischer Grundfunktionen. Interner ufbau wird verdeckt. Bildliche arstellung: Eingang uelle: IBM Eingang 2 Gatter usgang Gatter - Grundtypen Gatter - Grundtypen UN-Gatter (N-gate) OER-Gatter (OR-gate) NICH-Gatter (NO-gate) NN-Gatter (NN-gate) NOR-Gatter (NOR-gate) Punkt beachten! > > E E 2 E E 2 E E E 2 E E 2 E E 2 E E 2 E E E 2 E E 2 V V V V V V V V V V V V V V V V V V V V V V V V V V / eil 3 / eite 2

3 > Gatter - Grundtypen, ältere arstellung Vorteile von NN/NOR-Gattern UN-Gatter (N-gate) OER-Gatter (OR-gate) NICH-Gatter (NO-gate) Einfache schaltungstechnische Realisierung. Geeignet für alle logischen Grundfunktionen: Negation: E E E 2 E E 2 E UN: E E 2 E E 2 V V V V V V V E E 2 V V V V V E V V OER: E E echnische Realisierung von Gattern Verpackung Beschaltung Preise 74 L 4 NN M, HC CMO 4 NN M,45 74L32 4 OR L M, N74 74L4 6 NO L M, aus: Conrad-Katalog 2 Verknüpfung der Grundtypen Gegebene Gatterkombination: E E 2 Gesucht: Werte von als Funktion der Eingänge / eil 3 / eite 3

4 > > > > > > > > > > > Verknüpfung der Grundtypen Lösungsweg:. us- und Eingänge bezeichnen 2. Wahrheitstafeln aufstellen C R R-Flip-Flop Zwei NOR-Gatter, rückgekoppelt. Zwei Eingänge, R und. B E E 2 B C Zwei usgänge, und E E rücksetzen R= E E 2 V V V V V V V = rückgesetzt R= = rbeitsweise des R-Flip-Flops = = = = setzen R= = gesetzt R= = = = = = Wahrheitstafel des R-Flip-Flops R wie vorher nicht erlaubt nmerkung: R== ist nicht erlaubt, da beim nachfolgenden Übergang auf R== der Wert von nicht vorhersagbar ist / eil 3 / eite 4

5 tatisch getaktetes R-Flip-Flop rbeitsweise des statisch getakteten R-Flip-Flops R= R= R Vier NN-Gatter, teilweise rückgekoppelt..) = = 2.) = = rei Eingänge, R, und. = = = = Zwei usgänge, und. 3.) R= = 4.) R= = R = Rücksetzen = etzen = akt 6.8. = = = = = = Vom R-Flip-Flop zum -Flip-Flop rbeitsweise des statisch getakteten R-Flip-Flops.) R R 2.).) R= = 2.) R= = = = = = = = 3.) 4.) 3.) R= = 4.) R= = = = = = = = / eil 3 / eite 5

6 tatisch getaktetes -Flip-Flop Vereinfachtes statisch getaktetes -Flip-Flop Fünf NN-Gatter, teilweise rückgekoppelt. Vier NN-Gatter, teilweise rückgekoppelt. Zwei Eingänge, und. Zwei Eingänge, und. Einen usgang,. Einen usgang,. peichert ein Bit. peichert ein Bit. = atenbit = atenbit = akt = akt ) rbeitsweise der peicherzelle 2.) Vereinfachte peicherzelle ufbau mit IC N74 = = + = = = = 3.) 4.) = = = = = = / eil 3 / eite 6

7 peicherzellen mit IC N74377 Nachteile des ufbaus mit N74: - speichert nur ein Bit; - peicherung mehrerer Bits nur durch Wiederholung; - mit ca. M 2,-- pro Bit teuer. peicherzellen mit IC N74377 N74377: 8-bit -Flip-Flop mit aktfreigabe (clock enable) Bedeutung der abelle N74377: 8-bit -Flip-Flop mit aktfreigabe (clock enable) e + 2 e Preis 74HC377: M,95 e nicht k.änd. k.änd nicht k.änd. k.änd. völlige Verriegelung der Eingänge mit der Flanke speichern mit der Flanke speichern ohne Flanke keine Änderung aus-4-ekodierer ual -aus-4 invertierender ekodierer 7439 Y Y Y EN Y Y EN 2 2 2Y 2Y 2 2 EN X X Y Y Nr. der gewünschten Leitung, als Binärzahl gelesen Y Preis 74L39: M, / eil 3 / eite 7

8 ual -aus-4 invertierender ekodierer bit peicher mit IC N74377 EN X X Y Y Nr. der gewünschten Leitung, als Binärzahl gelesen Verriegelt bei alle Eingänge usgewählte Leitung, invertiert bis 7 wie 9 bis 5 wie 8 e e peichert mit einem aktzyklus 6 bit. Gesamtzahl der Eingänge gleich 6 + = bit peicher mit IC N fach atenspeicher mit je 8 Bit peichert pro aktzyklus 8 bit. Gesamtzahl der Eingänge gleich =. bis 7 wie e e EN Y Y bis 7 wie peichert pro aktzyklus 8 bit. nz. eterner nschlüsse gleich 2 * e e e e / eil 3 / eite 8

9 > > > > Zusammenführung der usgänge 2k 8 RM nicht erlaubt! Y Y 2 3 bis 7 entsprechend WE OE CE WE: Write Enable OE: Output Enable CE: Chip Enable peichert pro aktzyklus 8 bit in einer von 248 peicherplätzen. und zusammengefaßt. Preis 66: M 5, k 8 RM peicherplätze Bezeichnungen tatic Random ccess Memory 8 bit pro peicherplatz tatic Random ccess Memory: statischer peicher (6 ransistoren pro Bitzelle); wahlfreier Zugriff, d.h. Reihenfolge bei der Nutzung der peicherzellen ist beliebig k8 RM dress- und teuerleitungen ROM Festwertspeicher Preis der ICs: ca. M 35,-- Einfachsystem atenleitungen 8-bit Mikroprozessor PIO parallele Ein-/usgabe UR serielle chnittstelle R / eil 3 / eite 9

10 BIC-iger / INY-iger Ein-Chip-Lösungen Hitachi H4 / H775 Risc-Prozessor Ein-Chip-Lösung für teuerungsaufgaben. echnische aten: - 28kByte FLH-peicher; - 32 kbyte RM; - 2 serielle Ports, bidirektional; - 4 analoge Eingänge; - 2 usgänge mit Pulsweitenmodulation; - 36 universelle Ein-/usgänge; - Zähler und Zeitgeber. Preis: ca. M 5,-- Cache, getrennt für Programm und aten teuerwerk peicherverwaltung 3-Grafik Gleitkommaeinheit Zentraleinheit mit Registern und LU V24, PCMCI u.a Intel 44 Mikroprozessor (97) Hilfsmittel zum Eperimentieren ransistoren: 23 Chipgröße: 2 mm 2 Größe d. ransistoren: microns aktfrequenz: 75 khz MIP:.6 ma. Hauptspeicher: 4 kbyte nzahl der Pins: stabilisierte -Gleichspannung, z.b. teckernetzteil, altes PC-Netzteil, Batterien. Gattergrundtypen: NN, NOR, N, OR Breadboard Bauanleitungen und Pinbelegungen, bei Google / eil J / eite

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