Logik mit Gedächtnis : Sequentielle Logik

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1 Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 12/13 1

2 asynchrone und synchrone Schaltwerke 2 asynchrone Schaltwerke gesteuert durch Veränderung der Eingangssignale Zeitpunkt, an dem wieder stabile Ausgangssignale vorliegen, ist nur durch Gatterlaufzeit festgelegt aufwendiger Entwurf (Zeit ist Echtzeit ) sehr schnelle Schaltwerke möglich synchrone Schaltwerke gesteuert durch zentralen Takt Übernahme der Änderung eines Eingangssignals erfolgt nur zu festen Zeitpunkten einfacher, systematischer Entwurf (Zeit ist Taktzeit ) langsamste Komponente bestimmt maximale Taktfrequenz 2

3 Sequentielle Logik 3 Kombinatorische Logik wird durch Schaltnetze repräsentiert, die durch zyklenfreie Graphen dargestellt werden können es gibt keine Rückkopplungen! Eigenschaften: 1. Zustandslos: Ausgabe ist nur von der Eingabe abhängig; 2. One-Way: keine Rückkopplungen im Schaltnetz; 3. 0-Verzögerung: keine Berücksichtigung der Gatterlaufzeit. Frage: Können wir die bisherigen Konzepte und Techniken der logischen Schaltungen einsetzen, um wesentliche Elemente eines Rechners zu beschreiben wie z.b. : - Ablaufsteuerungen? - Speicherelemente - Takterzeuger Welche Eigenschaften müssen hinzugefügt werden? 3

4 Schaltwerke 4 Was geschieht in einer digitalen Schaltung bei der Rückkopplung eines Gatterausganges? Beispiel 1: rückgekoppeltes UND-Gatter A(t) Y(t) A(t) Y(t)? A(t) Y(t) Y(t+ t) Y(t+2 t) Y(t+3 t) Berücksichtigung von ZEIT!! 4 A(t) Y(t+ t) Y(t+2 t) Y(t+3 t) 1 Y(t) Y(t) Y(t) 0 Y(t) Y(t) Y(t)

5 Schaltwerke 5 Was geschieht in einer digitalen Schaltung bei der Rückkopplung eines Gatterausganges? Beispiel 1: rückgekoppeltes UND-Gatter A(t) Y(t) A(t) Y(t)? A(t) Y(t) Y(t+ t) Y(t+2 t) Y(t+3 t) A(t) Y(t+ t) Y(t+2 t) Y(t+3 t) 1 Y(t) Y(t) Y(t)

6 Schaltwerke 6 Was geschieht in einer digitalen Schaltung bei der Rückkopplung eines Gatterausganges? Beispiel 2: rückgekoppeltes ODER-Gatter A(t) Y(t) A(t) Y(t)? A(t) Y(t) Y(t+ t) Y(t+2 t) Y(t+3 t) A(t) Y(t+ t) Y(t+2 t) Y(t+3 t) 1 Y(t) Y(t) Y(t) 0 Y(t) Y(t) Y(t) 6

7 Schaltwerke 7 Was geschieht in einer digitalen Schaltung bei der Rückkopplung eines Gatterausganges? Beispiel 2: rückgekoppeltes ODER-Gatter A(t) Y(t) A(t) Y(t)? A(t) Y(t) Y(t+ t) Y(t+2 t) Y(t+3 t) A(t) Y(t+ t) Y(t+2 t) Y(t+3 t) Y(t) Y(t) Y(t) 7

8 Schaltwerke 8 Ereignisspeicher e1 e2 e3 e4 e5 initialisieren 8

9 Schaltwerke 9 Was geschieht in einer digitalen Schaltung bei der Rückkopplung eines Gatterausganges? Beispiel 3: rückgekoppeltes NOR-Gatter A(t) Y(t) A(t) Y(t)? die Schaltung schwingt wenn A= 0! A(t) Y(t) Y(t+ t) Y(t+2 t) Y(t+3 t) A(t) Y(t+ t) Y(t+2 t) Y(t+3 t) Y(t) Y(t) Y(t) Berücksichtigung der Gatterverzögerung notwendig! 9

10 RS Flip-Flop 10 Interpretiert man R mit Reset, Löschen und S mit Set, Setzen so ergibt sich ein RS Flip-Flop bei Vermeidung von S = R = 1 liegen stabile Zustände vor; eine bistabile Kippstufe kann einen binären Wert speichern! 10

11 RS Flip-Flop 11 Einsatz eines RS-Flipflops: Speichern eines kurzzeitigen Wertes Beispiel: Setzen einer Warnlampe bei kurzzeitiger Temperaturüberschreitung, manuelles Rücksetzen Zeitverhalten eines RS Flip-Flops: 11

12 RS Flip-Flop 12 RS Flip-Flop mit NAND R Q S Q nicht erlaubt 1 0 Q(t) 12

13 13 13

14 asynchrone und synchrone Schaltwerke 14 Das Dilemma asynchroner Schaltwerke oder die Frage: Wozu Takt? Kombinatorisches Schaltnetz 1 S Q Wann sind am Ausgang Q gültige Werte sichtbar? R Q Kombinatorisches Schaltnetz 2 KS 3 KS 1 KS 2 KS 3 Q 14

15 Getaktetes RS Flip-Flop 15 Transfer Zustandsspeicherung R Q Takt Q S 15

16 Getaktetes RS Flip-Flop 16 getaktetes RS Flip-Flop (RS-Latch): Synchrone Schaltung: Signale an R und S werden nur übernommen, wenn Taktsignal Clk aktiv ist bei Clk = 0 sind R und S irrelevant (d = don t care ) bei Clk = 1 stellt sich der neue Folgezustand Q ein 16

17 Getaktetes RS Flip-Flop 17 Zeitverhalten eines getakteten RS Flip-Flops: Impulse auf den Eingangsleitungen R und S während der nichtaktiven Phase (Clk = 0) bleiben unberücksichtigt während aktiver Taktphase (Clk = 1) sind mehrere Zustands-änderungen möglich! 17

18 Getaktetes RS Flip-Flop 18 ein getaktetes RS Flip-Flop läßt sich auch ausschließlich mit NAND-Gattern realisieren: die Ausgänge Q und Q sind hierbei jedoch vertauscht! (vgl. de Morgansches Gesetz) 18

19 Getaktetes RS Flip-Flop 19 Takt Versuch: Realisierung eines Schieberegisters E1 S Q S Q S Q S Q E2 R Q R Q R Q R Q Pegel-getriggertes (Level-triggered) Flip-Flop. Problem: Mehrere Änderungen sind während eines Zeitintervalls möglich. Gewünscht: Flip-Flop Variante, die Änderungen nur zu einem definierten Zeitpunkt zuläßt 19

20 Getaktetes RS Flip-Flop 20 durch die Möglichkeit mehrerer Zustandsänderungen in einer Taktphase ist das getaktete RS Flip-Flop für viele Anwendungen ungeeignet Beispiel: Rückkopplung vom Ausgang des Flip-Flops zu den Eingängen über ein Schaltnetz selbst bei kurzen Taktphasen sind mehrere ungewollte Rückkopplungen je Takt möglich 20

21 Master-Slave Flip-Flop 21 ein Master-Slave RS Flip-Flop besteht aus 2 hintereinander-geschalteten getakteten RS Flip-Flops (als Master und als Slave bezeichnet) zusätzlicher Inverter negiert Taktsignal für Slave Master übernimmt Eingangswerte bei Clk = 1 ( Slave ändert sich nicht) Slave übernimmt Werte vom Master bei Clk = 0 ( Master ändert sich nicht) 21

22 Master-Slave Flip-Flop 22 durch spezielle Schaltungstechnik kann erreicht werden, daß auch die Eingangsleitungen nur bei steigender Flanke oder bei fallender Flanke berücksichtigt werden! positiv oder negativ flankengetriggertes RS Flip-Flop (positive Flanke = steigende Flanke, negative Flanke = fallende Flanke) 22

23 Master-Slave Flip-Flop 23 Zeitverhalten des Master-Slave RS Flip-Flops: Master akzeptiert Änderungen an R und S während Clk = 1, Slave übernimmt Q Master bei folgender fallender Taktflanke! 23

24 D Flip-Flops 24 D (von Delay) Flip-Flop: bei Clk = 1 wird intern S = D und R = D gesetzt hierdurch wird der unerlaubte Zustand R = S = 1 stets vermieden! bei Clk = 0 bleibt Zustand unverändert bei Clk = 1 ergibt sich der neue Folgezustand Q = D 24

25 D Flip-Flops 25 Flankengetriggertes D Flip-Flop (Latch): D Flip-Flops werden meistens nur in der flankengetriggerten Version benutzt, d.h. lediglich bei Auftreten der entsprechenden Taktflanke wird das Signal vom Eingang D übernommen D Flip-Flop mit positiver Flankentriggerung: D Flip-Flop mit negativer Flankentriggerung: 25

26 Master-Slave Flip-Flop 26 Takt 2. Versuch: Realisierung eines Schieberegisters mit Master-Slave D-Flip-Flops E1 S Q S Q S Q S T T T T R Q R Q R Q R Q Q Mit jedem Takt werden Binärwerte um eine Position nach rechts geschoben Anwendungen: Seriell-/Parallelwandlung, Teil arithmetischer Operationen 26

27 Schaltwerke mit D Flip-Flops 27 Rechts- Links Schieberegister mit paralleler Ladeoption E0 RE E1 E2 E3 LE S0 S1 Steuersignale: 4 zu 1 Multiplexer 4 zu 1 Multiplexer 4 zu 1 Multiplexer 4 zu 1 Multiplexer S1 S Operation+ 0 0 keine Veränderung 0 1 nach links schieben 1 0 nach rechts schieben D X D X D X D X 1 1 paralleles Laden X' X' X' X' Takt Dateneingänge: A0 A1 A2 A3 E0..E3 : RE: LE: Parallele Ladeeingänge Eingang Rechtsshift Eingang Linksshift 27

28 Schaltwerke mit D Flip-Flops 28 flankengetriggerte D Flip-Flops dienen als Grundbaustein für ein n-bit Register: Daten vom Datenbus werden bei steigender Flanke des LOAD- Signals in das Register geladen 28

29 JK Flip-Flops 29 JK Flip-Flop: basierend auf flankengetriggertem RS Flip-Flop jedoch Nutzung der nicht benötigten Eingangskombination 1, 1 für eine Invertierung von Q ( Toggle ) 29

30 Typische Schaltwerke 30 Asynchroner 3-Bit Binärzähler: zählt fallende Taktflanken! Zeitverhalten: = Verzögerung eines flankengetriggerten JK-Flipflops legt maximale Taktfrequenz fest 30

31 Beschreibung von Flip-Flops 31 WAHRHEITSTABELLE (englisch: characteristic table): zeigt den Zustand nach einem Takt (wurde bisher verwendet) INVERTIERTE WAHRHEITSTABELLE (englisch: excitation table) (auch Zustandsübergangstabelle): zeigt die Eingaben, die notwendig sind, um eine bestimmte Zustandsänderung herbeizuführen. RS Flip-Flop S X Eingaben Ausgaben R X' Wahrheitstabelle S R X(t + 1) 0 0 X(t) nicht definiert Invertierte Wahrheitstabelle X(t) X(t + 1) S R d d 0 31

32 Beschreibung von Flip-Flops 32 Wahrheitstabelle Invertierte Wahrheitstabelle JK Flip-Flop J X K X' J K X(t + 1) 0 0 X(t) X'(t) X(t) X(t + 1) J K d d 1 0 d d 0 D Flip-Flop D X X' D X(t + 1) X(t) X(t + 1) D

33 Entwurf sequentieller Schaltwerke 33 Eingaben Kombinatorischer Schaltkreis Ausgaben gespeicherte Werte Folgezustand ergibt sich aus dem momentanen Zustand in Form gespeicherter Werte und den Eingaben. Formal kann das Schaltwerk als endlicher Automat beschrieben werden. Graphendarstellung als Zustandsdiagramm eignet sich als High Level Spezifikation. 33

34 Entwurf eines Schaltwerks 34 Wie kann man systematisch ein synchrones Schaltwerk ausgehend von der Problembeschreibung entwerfen? Verwendung eines endlichen Zustandsautomaten als zugrunde liegendes Modell Automat ist gekennzeichnet durch: beliebige (jedoch endliche) Menge von Zuständen Zustandsübergänge in jedem Takt abhängig von Eingangssignalen Ausgangssignale werden durch ein Schaltnetz generiert 34

35 Entwurf sequentieller Schaltwerke 35 Beispiel Codeschloß: Code: 7022 E 7 Start A E = 7 open E E 0 B E = 2 E 2 E 2 E = 0 D C E = 2 35

36 Entwurf eines Schaltwerks 36 Beispiel 1: Ein Binärsequenz-Detektor erkannt mit steigender Flanke Verhalten: 3 aufeinanderfolgende Einsen sollen erkannt werden. Takt Eingabe E Ausgabe A Zustandsdiagramm: E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A B C D E = 0 A = 0 E = 0 A = 0 E = 0 A = 0 E = 1 A = 1 36

37 Entwurf eines Schaltwerks 37 Zustandstabellen: E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A B C D 00 A 01 B 10 C 11 D E = 0 A = 0 E = 0 A = 0 E = 0 A = 0 E = 1 A = 1 Zustände wie in Abb. bezeichnet jetziger Zustand nächster Zustand Nächster Zustand Ausgaben Ausgabe E = 0 E = 1 E = 0 E = 1 A A B 0 0 B A C 0 0 C A D 0 1 D A D 0 1 Zustände kodiert 2 Flip-Flops jetziger Zustand nächster Zustand Ausgaben Jetziger Nächster Zustand Ausgabe Zustand E = 0 E = 1 E = 0 E = 1 FG FG FG A A

38 Entwurf eines Schaltwerks 38 E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A B C D 00 A 01 B 10 C 11 D E = 0 A = 0 E = 0 A = 0 E = 0 A = 0 E = 1 A = 1 Ausgabe A Realisierung mit D Flip-Flops Eingabe E DF D F F' WT D X(t + 1) Gatter? DG D G G' WT (invertiert) X(t) X(t + 1) D Takt 38

39 Entwurf eines Schaltwerks 39 E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A B C D 00 A 01 B 10 C 11 D E = 0 A = 0 E = 0 A = 0 E = 0 A = 0 E = 1 A = 1 Ausgabe A Eingabe E DF D F F' Gatter? DG D G G' Takt 39

40 Entwurf eines Schaltwerks 40 Ausgabe A Eingabe E Gatter DF D F DG F' D G jetziger Zustand nächster Zustand Ausgaben Jetziger Nächster Zustand Ausgabe Zustand E = 0 E = 1 E = 0 E = 1 FG FG FG A A G' Takt A = EFG + EFG 40

41 Entwurf eines Schaltwerks 41 Eingabe E Gatter DF D F DG F' D G Ausgabe A jetziger Zustand nächster Zustand Ausgaben Jetziger Nächster Zustand Ausgabe Zustand E = 0 E = 1 E = 0 E = 1 FG FG FG A A G' A = EFG + EFG = EF DF = EFG + EFG + EFG = EF + EG Takt DG = EFG + EFG + EFG = EF + EG 41

42 Entwurf eines Schaltwerks 42 Der Binärsequenz-Detektor Ausgabe A Ausgabe A Eingabe E Gatter DF D F DG F' D G E F G DF D F DG F' D G G' G' G' Takt Takt 42

43 Entwurf eines Schaltwerks Schritt: Spezifikation des Zustandsdiagramms 2. Schritt: Zuordnung von Zuständen zu Flip-Flop Belegungen (Assignment) 3. Schritt: Erstellung der Wahrheitstafel für Zustände und Ausgaben 4. Schritt: Ableitung einer KNF oder DNF 5. Schritt: Minimierung 43

44 Entwurf eines Schaltwerks 44 Mealy-Automat: nach G. Mealy (IBM) allgemeiner Aufbau: Eingabelogik wie beim Moore-Automaten Ausgabe Y hängt jedoch durch die Ausgabelogik vom aktuellen Zustand und vom Eingabesignal E ab 44

45 Entwurf eines Schaltwerks 45 Moore-Automat: nach E. Moore (Bell Labs) allgemeiner Aufbau: Eingabelogik bestimmt Zustandsübergänge, die von den Eingabesignalen E und vom aktuellen Zustand abhängen Ausgabelogik bestimmt Ausgabe Y, die nur vom aktuellen Zustand abhängt 45

46 Entwurf eines Schaltwerks 46 Ein Zustandsdiagramm ist Darstellung einer Aufgabenstellung als gerichteter, zyklischer Graph, wobei die Knoten den Zuständen und die Kanten den Zustandübergängen entsprechen. Zustandsdiagramm für einen Mealy-Automaten Knoten: Markierung S gibt nur die Bezeichnung des Zustands an Kanten: Markierung E/A mit der für den jeweiligen Zustandsübergang erforderlichen Eingabe E = E 1 E 2... E m und der resultierenden Ausgabe A = A 1 A 2... A n. Zustandsdiagramm für einen Moore-Automaten Knoten: Markierung S/A gibt Bezeichnung des Zustands S und die zugehörige Ausgabe A = A 1 A 2... A n an Kanten: Markierung mit der für den jeweiligen Zustandsübergang erforderlichen Eingabe E = E 1 E 2... E m. 46

47 Mealy und Moore Automaten 47 Mealy: E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A B C D E = 0 A = 0 E = 0 A = 0 E = 0 A = 0 E = 1 A = 1 bereits in Zustand C wird bei E=1 A=1 erzeugt UND der Übergang nach D bewirkt. asynchron Moore: E = 0 A = 0 Anfangszustand E = 1 A = 0 E = 1 A = 0 E = 1 A = 1 A, A 0 B, E = 0 B 0 C, C 0 D, D 1 E=0 A = 0 E = 0 E=0 A = 0 E = 0 E=0 A = 0 E = 1 A = 1 E=0 E=1 E=1 E=1 E=1 Ausgabe erfolgt nur abhängig vom Zustand. Lediglich die Zustandsübergänge sind Eingabeabhängig. 47

48 Mealy und Moore Automaten 48 Mealy Moore jetziger Zustand nächster Zustand Jetziger Ausgab Ausgaben jetziger nächster Nächster Zustand Ausg. e Zustand Nächster Zustand E = 0 E = 1 E = 0 E = 1 A A B 0 0 B A C 0 0 C A D 0 1 D A D 0 1 Zustand E = 0 E = 1 A A A B 0 B A C 0 C A D 0 D A D 1 48

49 Entwurf eines Moore Automaten 49 Zustandstabelle Zuweisung der Flip-Flop Zustände jetziger Zustand nächster Zustand Ausg. Jetziger Nächster Zustand Ausgab e Zustand E = 0 E = 1 A A A B 0 B A C 0 C A D 0 D A D 1 jetziger Jetziger Zustand nächster Nächster Zustand Zustand E = 0 E = 1 Ausgab e A Ausg. FG FG FG

50 Entwurf eines Moore Automaten 50 jetziger Zustand Mealy nächster Zustand Ausgaben Jetziger Nächster Zustand Ausgabe Zustand E = 0 E = 1 E = 0 E = 1 FG FG FG A A jetziger Jetziger Zustand Moore nächster Nächster Zustand Zustand E = 0 E = 1 Ausgab Ausg. e A FG FG FG A = EF abhängig vom Zustand UND E identisch, d.h. keine Änderungen am Eingabeschaltnetz A = FG nur vom Zustand abhängig 50

51 Entwurf eines Moore Automaten 51 Mealy Ausgabe A Moore E F G D F F' D G E F G D F F' D G Ausgabe A G' G' G' G' Takt Eingabe- Schaltnetz Takt Ausgabe- Schaltnetz 51

52 Entwurf eines Schaltwerks 52 Vorgehensweise: 1. Erstellen eines Zustandsdiagramms 2. Erstellen einer Zustandstabelle 3. Auswahl einer binären Zustandskodierung und Generierung einer binären Zustandstabelle 4. Auswahl eines Flip-Flop Typs und Ermittlung der für jeden Zustandsübergang benötigten Flip-Flop Ansteuerungen 5. Ermittlung der Ausgabegleichungen 6. Minimierung der Ansteuer- und Ausgabegleichungen 7. Realisierung des Schaltwerks 52

53 Vergleich Moore- und Mealy-Automat 53 sowohl Moore-Automat als auch Mealy-Automat zum Entwurf beliebiger Schaltwerke geeignet Vorteile Moore-Automat: taktsynchrone Ausgabe A, asynchron auftretende Störungen der Eingabesignale wirken sich nicht auf A aus geringerer Schaltungsaufwand für Ausgabelogik, wenn Ausgabe A eigentlich nur vom Zustand abhängt Vorteile Mealy-Automat: schnellere Reaktion auf Veränderung der Eingabesignale E Realisierung ist mit einer kleineren Anzahl an Zuständen möglich, wenn mehrere Zustandsübergänge zu einem Zustand verschiedene Ausgaben erfordern 53

54 ??? Hat der Typ des gewählten Flip-Flops Auswirkungen auf den Entwurf? 2. Können Automaten minimiert, d.h. die Anzahl der Zustände verringert werden? 3. Ist das resultierende Schaltwerk dann einfacher? 4. Welche Auswirkungen hat die Zuordnung von Automatenzuständen zu den Flip-Flop Zuständen? Assignment Problem 54

55 Beisp. Realisierung des Detektors mit JK-FF 55 mit D-Flip-Flops mit JK-Flip-Flops Ausgabe A Ausgabe A G D F J F E F' E K F F D G J G G' G' K G Takt Takt 55

56 ??? Hat der Typ des gewählten Flip-Flops Auswirkungen auf den Entwurf? 2. Können Automaten minimiert, d.h. die Anzahl der Zustände verringert werden? Ist das resultierende Schaltwerk dann einfacher? 1. Welche Auswirkungen hat die Zuordnung von Automatenzuständen zu den Flip-Flop Zuständen? Assignment Problem 56

57 Reduktion von Zuständen 57 im Moore-Automat können Zustände mit gleichen Ausgaben und gleichen Folgezuständen zusammengefasst werden Beispiel: Automat zur Erkennung von 110 oder 100 Einsparung eines Flip-Flops! im Mealy-Automat sind Zustände mit gleichen Folgezuständen und gleichen Ausgaben bei den Übergängen zusammenfassbar 57

58 ??? Hat der Typ des gewählten Flip-Flops Auswirkungen auf den Entwurf? 2. Können Automaten minimiert, d.h. die Anzahl der Zustände verringert werden? Ist das resultierende Schaltwerk dann einfacher? 1. Welche Auswirkungen hat die Zuordnung von Automatenzuständen zu den Flip-Flop Zuständen? Assignment Problem 58

59 Lernziele 59 Begriffe: asynchrones/synchrones Schaltwerk, sequentielle Logik, Zustandsdiagramm, Mealy/Moore-Automat,... RS Flip-Flop, Master/Slave RS Flip-Flop, JK Flip-Flop, D Flip-Flop: Wahrheitstabellen, Funktionsweise, Zeitverhalten ungetaktete, pegel- und flankengetriggerte Flip-Flops einfache Schaltwerke n-bit Register, n-bit Schieberegister asynchrone n-bit Zähler systematischer Entwurf eines synchronen Schaltwerks aus einer Problembeschreibung als Moore-Automat als Mealy-Automat 59

60 60 60

61 61 61

62 Asynchrones Schaltnetz mit RS-FF 62 62

63 RS-FF 63 63

64 64 Shift-Register 1. Versuch 64

65 Flanken-getriggerte Flip-Flops 65 65

66 Shift-Register mit flankengetriggerten D-FF 66 66

67 67 67

68 68 68

69 Asynchrone Zähler 69 asynchroner (vorwärts-) Zähler asynchroner (rückwärts-) Zähler Bei asynchronen Zählern ist es wichtig, auf welche Flanke getriggert wird! 69

70 Synchroner up-down-counter 70 Multiplexer 70

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