Allgemeines zu den Versuchen zur Digitaltechnik

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1 ETE, Praktikum, Versuch 4 Allgemeines zu den Versuchen zur Digitaltechnik 1/8 Ausrüstung Für digitaltechnische Versuche steht an jedem Messplatz ein PHYWE Digitaltrainer zur Verfügung. Dieser ist mit TTL-Bausteinen (Transistor-Transistor-Logic) bestückt, bei denen unbeschaltete Eingänge den logischen Zustand»1«aufweisen. Dies muss bei der Verwendung von O- und NO-Verknüpfungen berücksichtigt werden, um eine richtige Funktionsweise dieser Bausteine zu gewährleisten. Die nicht verwendenten Eingänge der O- und NO-Bausteine sind auf Null-Potential (logischer Zustand»0«) zu legen. Auf dem Digitaltrainer befinden sich folgende logische Verknüpfungsglieder: Anzahl Bezeichnung Anzahl Eingänge AND AND 4 3 O O 4 5 NOT 1 4 NAND 4 NAND 4 3 NO NO 4 NAND chmitt-trigger Master-lave Flipflop 1 4-Bit-chieberegister 1-Bit-Volladdierer Tabelle Logische Bausteine des PHYWE Digitaltrainers Als Anzeigeelemente sind 8 Leuchtdioden vorhanden. Die Dioden leuchten bei angeschlossenem logischen Zustand»1«. Zur Eingabe, bzw, zur Vorgabe von logischen Zuständen, sind 6 entprellte Taster vorhanden. Bei Tastendruck wird der Zustand von»0«auf»1«oder umgekehrt gewechselt. Ihr logischer Zustand wird durch eine Leuchtdiode angezeigt. Um das dynamische Verhalten zu untersuchen, steht ein Taktgenerator zur Verfügung, der ununterbrochen echteckimpulse liefert, mit wählbaren Wiederholfrequenzen zwischen 0,7 und 100 Hz. Eine weitere Drucktaste erzeugt einen Einzelimpuls (positiv und invertiert). Pro Digitaltrainer steht ein atz von 36 abel zur Verfügung: je 4 von jeder Farbe (Blau, ot, Gelb) in drei verschiedenen Längen. Achtung: Für einige Versuche werden alle 36 abel benötigt. Achten ie deshalb auf die Verwendung der passenden abellänge. Erfahrungsgemäss, wenn die längeren abel aufgebraucht worden sind, bedienen sich die tudierenden aus Bequemlichkeit beim Nachbarplatz. Dies führt sofort zu unvollständigen abelsätzen und erschwert die Arbeit im Labor beträchtlich. Aus diesem Grund dürfen abel in keinem Fall von einem benachbarten Messplatz ausgeliehen, bzw. verwendet werden! 1 Der chmitt-trigger ist ein chwellwert-chalter. Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

2 ETE, Praktikum, Versuch 4 Versuch 4 Digitaltechnik, Grundfunktionen /8 Aufgabe 1 Grundbausteine Überprüfen ie mit dem PHYWE Digitaltrainer die Wahrheitstabellen der folgenden Grundbausteinen: NO, NAND, NOT, O und AND. Messen sie die pannungspegel der Ausgänge mit dem Multimeter. Welche Werte stellen sich ein? Aufgabe Erweiterte Funktionen chalten ie mit den Bausteinen aus Aufgabe 1 die logischen Verknüpfungsfunktionen EXO, IMPL und EU (exklusives Oder, Implikation und Äquivalenz mit zwei Eingängen) und überprüfen ie deren Wahrheitstabelle. ealisieren ie die EXO-Verknüpfung nur aus NAND-Gliedern. Aufgabe 3 odier-decodierschaltung Entwickeln ie eine chaltung zur bit-parallelen Umwandlung des Gray-odes in den Dual-ode. Im Gegensatz zum Dual-ode unterscheiden sich benachbarte Zahlen im Gray-ode nur durch ein Bit. Dezimal Gray-ode Dual-ode G3 G G1 G0 D3 D D1 D Tabelle: odierung der Zahlen 0 bis 15 in Gray- und Dual-ode, nichtausgefüllte Felder entsprechen dem logischen Zustand»0«. D0 bis D3 entsprechen den Bits für den Dual-ode, G0 bis G3 denen des Gray-odes in aufsteigender eihenfolge ihrer Wertigkeit. Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

3 ETE, Praktikum, Versuch 4 Die Wahrheitstabelle oben führt auf die folgenden logischen Ausdrücke für die Übersetzung des Gray- in den Dual-ode (Überprüfen!): D3 = G3 ( ) ( G D3) ( ) ( G1 D) ( ) ( G0 D1) D = G D3 D1 = G1 D D0 = G0 D1 Die Übersetzung muss offenbar mit dem MB (most significant bit) begonnen werden. kizzieren ie das chema und bauen ie die entsprechende chaltung mit den Elementen des Digitaltrainers auf. Achtung: Die im Digitaltrainer vorhandene Anzahl AND- und NOT-Gatter reicht nicht aus um die chaltung aufzubauen, so dass ein Teil der Ausdrücke mit NAND- und NO-Gattern realisiert werden muss. ealisieren ie schaltungstechnisch die umgekehrte Übersetzung: Dual- nach Gray-ode. 3/8 Aufgabe 4 Dynamisches Verhalten Messen ie das chaltverhalten des Ausgangssignals eines Inverters mit dem O (A-B-Betrieb). Hinweis: Die Grössenordnung der chaltzeit beträgt bei TTL 10 ns. ealisieren ie eine chaltung, die durch Ausnützung der Verzögerungszeit (propagation delay time) von drei oder fünf hintereinander geschalteten Inverter-Gliedern einen Impuls nur dann erzeugt, wenn ein logisches ignal eine ansteigende Flanke (Vorderflanke) aufweist. Messen ie diesem Puls mit dem O. Bemerkung: Um digitale ignale mit dem O zu messen, muss die O-Masse mit dem»0«des Digitaltrainers verbunden werden. Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

4 ETE, Praktikum, Versuch 4 4/8 Aufgabe 5 uersummenprüfung (Parity-heck) Die Übertragung von binären Daten von einem ender zu einem Empfänger (z.b. serielle chnittstelle) kann auch bei hoher Übertragungssicherheit fehlerbehaftet sein. Eine einfache Fehlererkennungsmassnahme ist die Einführung eines Prüf-Bits (Parity-Bits). Der ender ergänzt gegebenenfalls jedes Wort (z.b: der Länge 7 Bit) mit dem Prüf-Bit-Wert»1«damit die uersumme ungerade wird (damit wird das übertragene Wort 8 Bit lang). Der Empfänger überprüft alle ankommenden ombinationen auf ihre uersumme. Ist sie ungerade, so scheint die Übermittlung richtig verlaufen zu sein. Die Überprüfung auf ungerade uersummen wird odd-parity-check genannt. Werden gerade, anstelle von ungeraden uersummen geprüft, so spricht man von even-parity-check. Entwickeln ie eine chaltung zur uersummenprüfung mit ungerader Prüfsumme. Die zu übertragenden Wörter seien 3 Bit lang (Triaden), das vierte übertragene Bit ist das Prüf-Bit. Fehlübertragungen (gerade uersummen auf Empfängerseite) sollen durch eine leuchtende Diode angezeigt werden. Die vom Empfänger empfangenen ignale sollen mit chaltern simuliert werden. Triade Parity-Bit c b a odd Tabelle: Parity-Bit-Ergänzung auf ungerade uersumme Mit den logischen Variablen U = ungerade uersumme F = Fehler in Übermittlung P = Parity-Bit kann die ontrolle der Datenübermittlung wie folgt formuliert werden (F =»1«entspricht einer guten Übermittlung): F = ( U P) ( U P) = ( U P) ( U P) Für die gerade uersumme kann entsprechend der Tabelle folgender Ausdruck gebildet werden (U =»1«entspricht einer geraden uersumme): U = ((( a b) ( a b) ) c) a b ((( ) ( a b) ) c) Dieser Ausdruck muss noch aus chaltungstechnischen Gründen (Vereinfachung) umgeformt werden : (( ) c) U = ((( a b) ( a b ) ) c) ( a b) ( a b ) Dieses Ergebnis soll vor dem Versuch nachvollzogen werden. Die Datenübermittlungskontrolle soll anschliessend schaltungstechnisch realisiert und getestet werden. ( a b) ( a b) = ( a b) ( a b) Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

5 ETE, Praktikum, Versuch 4 5/8 Aufgabe 6 - und -Flip-Flop (ippglieder) peicherelemente werden durch ein auslösendes ignal 3 gesetzt ( für set), d.h. ihr Ausgangssignal (Zustand ) geht dabei in den Zustand»1«über und bleibt so, bis der peicher durch ein "Löschsignal" zurückgesetzt wird ( für reset). peicher können mit statischen Bausteinen gebaut werden. Die einfachste chaltung, das -Flip-Flop, sieht (mit seinem chaltsymbol) wie folgt aus: 1 1 Diese chaltung besitzt leider einen sogenannten unerlaubten Zustand: beide ignale und dürfen nicht gleichzeitig den Wert»1«haben, da sonst beide Ausgangszustände»0«werden. Ferner ist der Zeitpunkt des chaltens vom ignalverlauf von (bzw. ) abhängig, und daher nicht exakt bekannt. Überprüfen ie das Verhalten der chaltung und nehmen sie experimentell den zeitlichen Verlauf der Zustandsänderungen in einem ignalplan auf. Das Master-lave Flip-Flop vermeidet die beiden nachteiligen Effekte des -Flip-Flops. L 1 In diesem Flip-Flop wird vor dem eigentlichen Hauptspeicher (slave) ein Vorspeicher (master) geschaltet. Durch die positive ignalflanke des Taktimpuls (L für clock) wird der Eingangszustand (Eingänge und ) in den Vorspeicher übernommen. Bei der negativen Flanke des Taktimpulses wird der Eingang an diesem peicher gesperrt. Gleichzeitig wird der Ausgangszustand dem Hauptspeicher übergeben. Der Hauptvorteil der Master-lave Flip-Flops besteht darin, dass der Zeitpunkt der Informationsübernahme genau definiert ist (Taktsignalflanken) und der Haupspeicher von der externen ignalübernahme getrennt ist. 3 Genau genommen durch die erste aufsteigende Flanke (Vorderflanke) des auslösenden ignals. Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

6 ETE, Praktikum, Versuch 4 Bauen ie ein -Flip-Flop aus statischen -Flip-Flop-Gliedern. Untersuchen ie sein Ein- / Ausgangsverhalten und vergleichen ie die Ergebnisse mit denen eines auf dem Digitaltrainer vorhandenen -Flip-Flops: Nehmen ie für das -Flip-Flop ein ignal-zeitplan auf, aus dem das Verhalten des Flip-Flops für alle möglichen - und -Wertkombinationen ersichtlich wird. Insbesondere, wie verhält sich das -Flip-Flop wenn und beide den Wert»1«aufweisen 4 (sogenannter Toggle-Betrieb)? Überprüfen ie damit die Wahrheitstabelle des -FlipFlops: n +1 = ( n n ) ( n n ) (Die Indizes beziehen sich auf den n-ten Takt des lock-einganges.) Welche Auswirkungen haben die - und -Eingänge? 6/8 Aufgabe 7 Binär- und Dezimalzähler Durch das Hintereinanderschalten von mehreren -Flip-Flops können binäre n-bit Zähler (Dualzähler) realisiert werden Zählimpulse Figur Prinzipschaltung eines asynchronen 5 Zählers (das NAND-Glied dient zum ücksetzen des Zählers) Ein 4-Bit-Zähler soll als modulo-10-zähler funktionieren: nach 9 Zählimpulsen soll er zurückgesetzt werden (die Ziffern 0 bis 9 werden dabei zyklisch durchlaufen). Zu diesem Zweck wird eine Dekodierschaltung benötigt (z.b. wie in der Figur mit einem NAND-Glied 6 ), die beim Auftreten der binären Zahl»1001«den Zähler auf»0000«zurücksetzt. Bauen ie diesen 4-Bit-Zähler mit dem Digitaltrainer nach und beobachten ie sein Verhalten. Was passiert beim Erreichen der Zahl 9? Warum? Wie könnte dieser Effekt vermieden werden? Was passiert wenn der Zähler mit binären Zahlen zwischen»1010«und»1111«initialisiert und gestartet wird? 4 Im Fall der TTL-Technologie bedeutet das nicht beschaltete Eingänge. 5 Asynchroner Zähler, im Gegensatz zu einem synchronen Zähler bei dem alle Flip-Flops gleichzeitig durch einen gemeinsamen Takt gesteuert werden. 6 Der asynchrone modulo-10-zähler wird in der Praxis nicht so realisiert! Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

7 ETE, Praktikum, Versuch 4 7/8 Aufgabe 8 chieberegister Ein n-stelliges chiebregister ist ein peicher in dem jedes (sequentiell) eingegebene Bit mit jedem Takt um eine telle nach rechts geschoben wird, um nach n Takten am Ausgang wieder zu erscheinen. Ein chieberegister kann durch das Hintereinanderschalten von -Flip-Flops (oder auch D-Flip-Flops) wie folgt realisiert werden: Eingang 1 Ausgang Takt Werden die beiden Ausgänge des letzten Flip-Flops an den - und -Eingängen des ersten zurückgeführt (Inverter entfernen), so ergibt sich ein ingschieberegister bei dem die in den Flip-Flops enthaltene Bit- ombination bei jedem Takt um eine telle nach recht geschoben wird. Nach 4 Takten steht wieder die Ausgangsordnung in den peichern. Initialisieren ie ein einziges Flip-Flop mit dem Wert»1«und die anderen drei mit»0«. Verfolgen ie den Ablauf der einzelnen Zustände (Lauflichtkette). Mit einem chieberegister kann durch ückführung einer EXO-Verknüpfung der gespeicherten Bits in den egistereingang ein ingzähler realisiert werden mit einem Zyklus der Länge n -1 (lineare chieberegister). olche egister können als Pseudozufallszahl-Generatoren verwendet werden. Beobachten ie das Verhalten des linearen chieberegisters bei dem die EXO-Verknüpfung des 3-ten und 4-ten Bits auf den Eingang zurückgeführt wird. Nehmen ie den durchlaufenen Binärzahlenzyklus auf. Was passiert, wenn alle Flip-Flops mit»0«initialisiert werden? Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup

8 Aufgabe 9 Parallel-eriell-Wandlung ETE, Praktikum, Versuch 4 8/8 Zur seriellen Übertragung 7 von Daten (z.b. serielle chnittstelle des Druckeranschlusses beim P) müssen parallel anfallende Daten in serielle umgewandelt werden. Zu diesem Zweck wird ein chieberegister verwendet, dass eine parallele Eingabe und eine serielle Ausgabe der Daten ermöglicht: Wird an den invertierenden - oder -Eingängen eine»0«gelegt, so kann der Zustand des -M Flip- Flops unabhängig von den übrigen Eingängen geändert werden. Werden der - und der -Eingang auf ein»1«-ignal gelegt (oder offengelassen), so kann die chaltung als normales chiebregieter arbeiten. Die folgende chaltung ermöglicht die Parallel-eriell-Wandlung eines Wortes von 3 Bit Länge: Takt»0«Ausgang seriell teuerleitung:»0«: Herauslesen der seriellen Daten»1«: gleichzeitiges Einlesen des Bitmusters Eingang parallel Am parallelen Eingang liegt ein Bitmuster vor, das, wenn an der teuerleitung eine»1«anliegt, bei der folgenden Taktflanke in das chieberegister übergeben (kopiert) wird. Liegt eine»0«an der teuerleitung, so wird der egisterinhalt mit jedem Taktpuls um ein Flip-Flop nach rechts verschoben. Der -Eingang des ersten egisters wird auf»0«gehalten, so dass nach dem leeren aller Flip-Flops nur noch»0«am Ausgang erscheint. Bauen ie die chaltung auf und vergewissern ie sich von ihrer Funktionsweise. Wie könnte eine chaltung aussehen die eine eriell-parallel-wandlung ermöglicht? Inventar 1 PHYWE Digitaltrainer mit 1 atz Verbindungskabeln (mm tecker) 1 athodenstrahloszillograph (Hameg HM 1507) O-onden (10:1 Tastkopf) Multimeter (HM 8011) 7 Die Datenübertragung erfolgt dabei Bit für Bit mit einer festgelegten Datenrate. erielle Datenleitungen sind weit verbreitet und im Allgemeinen preisgünstig (z.b. 3). Zürcher Hochschule Winterthur, Departement P, tudiengang DP 7. Oktober 006, M. chlup