Versuch P1-63, 64, 65. Schaltlogik VORBEREITUNG. Stefanie Falk

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1 Versuch P1-63, 64, 65 Schaltlogik VORBEREITUNG Stefanie Falk

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3 - 1 - SCHALTLOGIK Die Schaltlogik, die Grundlage der modernen Datenverarbeitung ist, soll an Hand dieses Versuchs kennen gelernt werden. Auf der Basis einfacher logischer Verknüpfungen wie UND, ODER und NICHT lassen sich recht komplizierte Problemstellungen lösen. Jedoch soll dieser Versuch keinen vollen Einstieg in die Digitaltechnik darstellen. Dabei ist zu einem vollständigen Verständnis der gestellten Aufgaben ein gutes Basiswissen nötig, ansonsten gestaltet sich die Vorbereitung sehr Zeit intensiv. Aus diesem Grund beschränken sich die meisten Versuche darauf, die benötigten Schaltungen auf einer speziellen Experimentiertafel zu realisieren und deren Funktionalität zu testen. Dieses Testen soll vor allem durch das Erstellen der Wahrheitstabellen während des Versuchs und einem Vergleich dieser mit den erwarteten Wahrheitstabellen geschehen. Ferner ist es hier nicht zwingend notwendig, alle Versuche zu bearbeiten, d.h. etwa 2/3 sollten genügen, wobei die Aufgaben 3.1, 3.2, 4, 5.1 und 6.1 nicht ausgelassen werden sollten. 1. Gatter und diskrete Bauelemente In diesem Versuch werden die einfachsten Grundschaltungen der Schaltlogik vorgestellt. Die Bezeichnung für diese lautet Gatter (von engl. Gate - Tor), da jedes logische Schaltelement unter gewissen Bedingungen eine Torwirkung zeigt. Die Messungen an den Schaltungen werden mit einem Logik-Tester durchgeführt. 1.1 AND-Gatter Das AND- oder auch UND-Gatter stellt die logische Verknüpfung zweier Eingangssignale zu einem Ausgangssignal dar. Beim AND-Gatter ist es, wie die nachfolgende Wahrheitstabelle zeigt, zwingend notwendig, dass beide Eingangssignale, hier mit A und B bezeichnet, logisch 1 sind (wenn wir von positiver Logik sprechen). A B C out Als Funktion schreibt sich dies so: C out = Abb. 1.1 aus Wilhlem Walcher, Praktikum der Physik, 9. Auflage 2006 Punkt C auf die anliegende Spannung von 5V steigt. Dieses Gatter soll nun durch Dioden unter zu Hilfenahme der Kleinen Platine realisiert werden. Eine mögliche Realisierung eines Dioden AND-Gatters zeigt Abbildung 1.1. Solange die Dioden nicht sperren, d.h. Spannung am Widerstand R abfällt, fällt am Punkt C keine Spannung ab. Werden nun beide Dioden auf 1 gelegt, sperren sie und an R fällt keine Spannung mehr ab. Die Folge ist, dass nun die Spannung am

4 NOT- und NAND-Gatter Nun soll, durch in Reiheschalten eines Transistor NOT-Gatters und eines AND-Gatters, ein, so genanntes, NAND-Gatter erzeugt werden. Ein logisches NOT oder NICHT ist ein Inverter, das heißt, dass es das betreffende Signal, ob nun Ausgangs- oder Eingangssignal einer Schaltung, invertiert (negiert); sprich aus 1 wird 0 und aus 0 wird 1. Bei einem NAND (Nicht UND) handelt es sich somit um die Negation des Ausgangs eines AND-Gatters, aus dieser Tatsache ergibt sich folgende Wahrheitstabelle: Die Gleichung für dieses Gatter lautet: C out = A B C out In Abbildung 1.2 ist diese Schaltung unter Verwendung der Dioden und des Transistors aufgezeichnet. Der Transistor sperrt, wenn an seinem Basis-Kollektor Kreis kein Potentialunterschied vorliegt, somit schaltet der Eingang auf 0, wenn eine 1 anliegt und umgekehrt. Abb. 1.2: Quelle siehe Abb OR-Gatter Wie zuvor das AND stellt auch das OR (ODER) eine logische Grundverknüpfung dar. Anders als dieses jedoch, reicht es bei einem OR aus, dass eines der anliegenden Eingangsignale 1 ist, damit am Ausgang eine 1 erscheint. Die Wahrheitstabelle verdeutlicht dies: Abb. 1.3 aus Wilhlem Walcher, Praktikum der Physik, 9. Auflage 2006 A B C out Die Gleichung hierfür lautet: C out = Wie auch schon zuvor wird das OR mittels der kleinen Platine realisiert. Abbildung 1.3 zeigt den möglichen Aufbau. Im Gegensatz zur AND-Dioden-Schaltung wurden hier die Dioden und die Spannungsquelle umgepolt, nun fällt schon die gesamte Spannung am Punkt C ab, wenn nur eine der Dioden auf 1 liegt.

5 Weitere logische Funktionen (Gatter) Im zweiten Teil des Versuchs werden nun weitere logische Verknüpfungen erprobt. Jedoch sollen diese nicht mehr mit Dioden aufgebaut werden, stattdessen findet die Experimentiertafel ihren Einsatz. Die Gatter werden nun mittels der IC s (Integrated Circuits) verwirklicht, welche an die Betriebsspannung von 5V angeschlossen sein sollten, falls ein Eingang frei bliebe, wirkt dies, als wäre er auf 1 gelegt. 2.1 Inverter Wie schon bei 1.2 erwähnt, benötigt man ein NOT, um Signale negieren zu können. Diese Gatter lassen sich ganz einfach aus vorhandenen NAND- bzw. NOR-Gattern (die Negation eines OR) erstellen. Zunächst soll der vorgeschlagene Weg ausprobiert werden. Verbindet man die Eingänge eines NAND oder NOR-Gatters miteinander, so folgt am Ausgang immer das Negierte des Eingangssignals, das Blockschaltbild ist in Abbildung 2.1a gezeigt. Des Weiteren erhält man ein NOT, wenn man bei einem NAND den einen Eingang auf 1 legt (Abb. 2.1b) bzw. bei einem NOR einen Eingang auf 0 (Abb. 2.1c). Abb. 2.1a Abb. 2.1b Abb. 2.1c 2.2 EXOR Antivalenzschaltung Das EXOR (EXclusive OR), oder auch als Antivalenzschaltung bezeichnet (analog dazu gibt es die Äquivalenzschaltung, EXNOR, die jedoch im Praktikum nicht vorkommt), liefert immer dann am Ausgang eine 1, wenn die Eingangssignale verschieden sind, d.h. wenn gilt A B. Die Wahrheitstabelle zeigt diesen Zusammenhang. A B C out Nun ist es Teil dieser Aufgabe die disjunktive Normalform aus der Wahrheitstabelle zu gewinnen. Dies erfolgt, indem man die einzelnen Spalten, in denen der Ausgang 1 ist, mit einem verknüpft und die Zeilen mit, wobei Eingänge, die eine 0 anliegen haben, negiert werden. Daraus ergibt sich folgende Form für das EXOR: C out =

6 - 4 - Dies kann man, wie in Abbildung 2.2 gezeigt, aufbauen und seine Funktionsweise überprüfen. 2.3 EXOR in Full-NAND Technik Abb. 2.2 Sollte in der vorangegangnen Aufgabe noch das Ergebnis der disjunktiven Normalform direkt umgesetzt werden, so wird diese nun zur Verwendung in der Full-NAND Technik umgeformt. Es lassen sich alle logischen Verknüpfungen mittels Bool scher Algebra auf NAND- Gatter zurückführen (oder analog dazu auf NOR), dies verringert den Aufwand an unterschiedlichen Gattern bei komplexeren Schaltungen enorm, jedoch gestaltet sich die Umformung von Hand für diese relativ schwer. An Hand der EXOR-Verknüpfung soll dies jedoch exemplarisch gezeigt werden. Geht man von Z = aus, kann man durch folgende Umformungsschritte zu der, auf dem Aufgabenblatt beschriebenen, Form gelangen. Z = = = = Z = Was im Blockschaltbild folgendermaßen aussieht: Abb. 2.3

7 Addierer Im Folgenden wird das Addieren von Binärzahlen das Thema sein. Da eine Binärziffer einzig die Zustände 1 oder 0 annehmen kann, folgt beispielsweise aus der Addition von 1 (2) und 1 (2) eine 10 (2). 3.1 Halbaddierer Wie oben bereits erwähnt, muss man bei der Addition zweier Dualzahlen in jedem Fall die Möglichkeit des Entstehens eines Übertrags berücksichtigen, denn schon die simple Rechnung 1+1=2 im Dezimalsystem erzeugt einen solchen. Zur Realisierung eines Halbaddierers, der seinen Namen daher bekommen hat, weil man mit ihm einzig zwei einstellige Binärzahlen addieren kann (der Volladdierer folgt im unter 3.1), benötigt man zunächst die Wahrheitstabelle des selbigen: A B S Ü Aus dieser lässt sich nun auch direkt herauslesen, welche logischen Gatter man benötigt, um einen Halbaddierer aufzubauen. Der mit Summe S gekennzeichnete Ausgang ist offensichtlich mit dem Ausgang eines EXOR-Gatters identisch. Der jenige des Übertrags mit einem AND, somit ergibt sich folgendes Blockschaltbild: Abb. 3.1: Halbaddierer Nun ist es die Aufgabe diese Schaltung aufzubauen und zu testen, das heißt durch Variation der Einganssignale experimentell die Wahrheitstabelle zu bestätigen. 3.2 Volladdierer Da jedoch ein HA einzig einstellige Binärzahlen addieren kann, ist eine Erweiterung zu einem, so genannten, Volladdierer nötig. Um auch mehrstellige Dualzahlen addieren zu können, muss die Schaltung des Volladdierers den Übertrag der Addition einer vorangegangenen Stelle berücksichtigen können. Man kann sich dies durch schriftliche Addition veranschaulichen, denn nicht anderes als diese, läuft die Addition mittels eines Volladdierers ab. Die be-

8 - 6 - Abb. 3.2: Volladdierer Übertrag Ü zusammenfassen. nötigte Erweiterung erfolgt, indem man zwei Halbaddierer hintereinander schaltet und damit das Addieren dreier einstelliger Dualzahlen ermöglicht. Man erhält vom ersten HA eine Zwischensumme S z und einen Zwischenübertrag Ü Z1. Addiert man nun S z und den Übertrag Ü E der am Eingang des VA anliegen soll, so erhält man die Summe S und einen weiteren Zwischenübertrag Ü Z2. Diesen muss man nun noch unter zu Hilfenahme eines OR-Gatters zum endgültigen Die zugehörige Wahrheitstabelle sieht so aus: B A Ü E S Ü und soll nun auch experimentell bestätigt werden. 3.3 Subtrahierer Das Schaltbild des aufzubauenden Subtrahierers ist bereits in der Aufgabenstellung enthalten. Das Subtrahieren zweier Binärzahlen kann auf eine Addition zurückgeführt werden und geschieht folgendermaßen: Es sei der Minuend B und der Subtrahend A. Man bildet nun zunächst von A das so genannte 1er- Komplement, was nichts anderes als das normale Komplement der Zahl darstellt. Nun muss man hiervon noch das, so genannte, 2er-Komplement bilden, welches der Addition des 1er-Komplements Abb. 3.3: Subtrahierer mit 1 (10) entspricht. Addiert man nun die beiden Zahlen, so erhält man, den Übertrag außer Acht gelassen, das erwartete Ergebnis. Jedoch funktioniert diese Verfahrensweise nur solange, der Minuend größer als der Subtrahend ist. Wenn dies nicht mehr der Fall ist, muss anders verfahren werden. Wenn es also möglich ist, dass das Ergebnis der Subtraktion negativ ist, dann bildet man die Summe direkt aus der Zahl B und dem 1er-Komplement der Zahl A. Erscheint dabei ein Ü-

9 - 7 - bertrag, dann addiert man zu dem Ergebnis noch eine 1, was vollkommen gleichbedeutend mit dem zuvor beschrieben Vorgehen der Subtraktion durch Bilden des 2er-Komplements ist. Ist der Übertrag Null, so muss das vorliegende Ergebnis invertiert werden und man schreibt ein Minuszeichen davor. In der vorgegebenen Schaltung ist dies bereits realisiert: Die Zahl A wird, wie gefordert, negiert. Die Entscheidung einer Addition mit 1 fällt, indem der Ausgangsübertrag Ü A direkt mit dem Eingangsübertrag Ü E verknüpft wird. Erscheint also nach der Addition ein Übertrag, dann sorgt die an Ü A anliegende 1 dafür, dass durch ihre Verknüpfung mit Ü E, zu dem Ergebnis eine 1 addiert wird. Ist Ü A dagegen 0, so wird die Summe negiert. Dies wird durch die Verknüpfung der Ausgänge D mit EXOR-Gattern erreicht. Wie man sich an Hand der Wahrheitstabelle des EXOR klar machen kann, wirkt dieses als Tor, wenn an einem Eingang 0 anliegt, d.h. der andere Eingang wird unverändert am Ausgang ausgegeben. Liegt jedoch eine 1 an, dies wird jeweils durch die Negation von Ü A erreicht, so invertiert das EXOR das Eingangssignal. Zur Anzeige des Minuszeichens dient eine Leuchtdiode, die in Abbildung 3.3 mit SGN für Signum gekennzeichnet ist. Die Aufgabe hierbei besteht wiederum darin die Erwartungen zu verifizieren. Beispiel: 13 6 = er-Koplement von Addition von 1101 und (unterstrichen der Übertrag) Addieren von = -7 1er-Koplement von Addition von 0110 und Negieren des Ergebnisses (-) Speicherelemente Die bisherigen logischen Bauelemente besaßen keinerlei Speicherfunktion, was bedeutet, dass ein Ausgangssignal nur in dem Moment, in welchem die Eingangssignale anliegen, vorhanden ist, jedoch verschwindet, sobald das Eingangssignal nicht mehr anliegt. Die nachfolgenden Aufgaben befassen sich nun mit Flip-Flops oder auch Kippstufen genannten Logik-Bauteilen. Sie besitzen eine Speicherfunktion, die unterschiedlich realisiert wird, was nachfolgende Unterkapitel zeigen. Im Allgemeinen unterscheidet man zwischen getakteten und ungetakteten FF, wobei es bei der getakteten Variante noch unterschiedliche Möglichkeiten der Umsetzung des Umkippens gibt, d.h. eine Unterscheidung zwischen Taktflanken- (steigend / fallend) oder Taktzustandssteuerung (high / low) findet statt.

10 RS-Flip-Flop Zunächst wird das ungetaktete Reset-Set-Flip-Flop, kurz RS-FF, behandelt. Dieses Flip-Flop besteht aus zwei NAND-Gattern, die rückgekoppelt werden, was in Abbildung 4.1 dargestellt ist. Dabei ist zu beachten, dass das RS-FF ein low-aktives Bauteil ist, d.h. die Schaltung auf eine anliegende 0 reagiert. Nachfolgende Wahrheitstabelle beinhaltet die möglichen Zustände, die das RS-FF annehmen kann: S R Q 1 Q X X Q n!q n Der mit X markierte Zustand ist nicht zulässig bzw. verboten, was sich logisch so erklären lässt, dass es nicht möglich ist gleichzeitig einen Zustand zu setzten, das heißt Q = 1 zu setzen, und ihn zurück zu setzten, das heißt Q = 0 zu setzten oder in anderen Worten: Die drei Bedingungen, Q 1 = 1 und Q 2 = 1 und Q 2 =!Q 1 Abb. 4.1: Quelle siehe Abb. 1.1 sind nicht erfüllbar. Wie zuvor besteht die Aufgabe darin die Funktionstabelle experimentell zu bestätigen 4.2 Getaktetes RS-FF Nach dem ungetakteten RS-FF ist nun die getaktete Version an der Reihe. Das RST-FF ist im Grunde genommen nur ein, um eine Taktabhängigkeit erweitertes, RS-FF, weshalb das Schaltbild 4.2 ähnlich dem des RS-FF ist. Die Taktabhängigkeit wird durch zwei voran geschaltete NAND-Gatter erreicht, wodurch nur bei anliegendem Taktsignal von 1, umgekippt wird. Die Nebenerscheinung, die durch die Taktung hervorgerufen wird, ist, dass das RST-FF high-aktiv ist. Des Weiteren sind Veränderungen an R und S nicht relevant, solange das Taktsignal 0 ist. Abb. 4.2: Quelle siehe Abb. 1.1 Die für das RST-FF geltende Funktionstabelle zeigt eine Abhängigkeit vom Taktsignal, die nachfolgende gilt somit nur für T = 1: R S Q n+1!q n Q n!q n X X

11 - 9 - Auch bei diesem FF-Typ gibt es (noch) einen verbotenen Zustand. Erweitert man ein RST-FF jedoch zu einem D-FF (Data-Flip-Flop), so erzwingt man ein nicht Erscheinen dieses verbotenen Zustands, indem man den, in der Schaltskizze mit A markierten, Punkt mit R verbindet, dadurch liegt am Reset-Eingang des RST-FF s immer!a an. Der Name D-FF ist auf die dadurch entstandene Abhängigkeit von nur einem Dateneingang D zurückzuführen. 4.3 JK-Master-Slave-FF Das JK-MS-FF ist das wohl am variabelsten einzusetzende FF, beispielsweise wird es für Schieberegister (5.1) und Rotationsregister (5.2) benötigt. Das JK-MS-FF besteht prinzipiell aus zwei RST-FF, die hintereinander geschaltet werden. Das erste wird Master und das zweite Slave genannt. Im Prinzip funktioniert es wie ein zweistufiges RST-FF. Liegt am Takt ein Wechsel von 0 zu 1 an, übernimmt der Master das anliegende Signal von J und K, durch die Negation des am Slave anliegenden Taktes, übernimmt dieser erst beim 1 0 Wechsel das bei q und!q erscheinende Signal und gibt es an den Ausgängen Q und!q aus. Zusätzlich zu den bereits erwähnten Eingängen kommen noch der Preset P und Clear C Eingang hinzu. Diese beiden Eingänge sind direkt mit dem RS-FF-Teil des JK-MS-FF verbunden und da her lowaktiv. Sie dienen, wie ihre Namen bereits implizieren, dazu den Speicher direkt zu löschen oder zu setzten. Mittels der vorhandenen Rückkopplungen im JK-MS-FF wird nun auch endlich der, bisher nicht erlaubte, Zustand J=K=1 definiert. Ist das FF in diesen Zustand, Toggle- Mode genannt, geschaltet, dann verhält es sich wie ein Frequenzteiler, das heißt, dass das am Eingang anliegende Taktsignal mit einer, um die Hälfte reduzierten, Frequenz am Ende herauskommt. Die zu erstellende Schaltung ist in Abbildung 4.3 dargestellt. Abb. 4.3: JK-MS-FF Die Aufgabe ist es, sich die Abhängigkeiten der q und Q Ausgänge vom Taktwechsel klar zu machen, sowie die Funktionalität der einzelnen Einstellungen bzw. Eingänge zu testen. Hierfür soll eine Funktionstabelle erstellt werden, die die verschiedenen Eingänge, sowie q und Q beinhaltet und zwischen 1-0 und 0-1 Wechseln unterscheidet. Ein Vorteil des JK-MS-FF ist, dass es die zusätzlichen Eingänge C und P besitzt, die erst viele spätere Anwendungen ermöglichen, ferner wird durch die geschickte Definition des bisher verbotenen Zustands ein Frequenzteiler erzeugt, der wiederum ebenfalls eine große Wichtigkeit besitzt. 5. Schieben, Multiplizieren, Rotieren In diesem Abschnitt werden nun ganz wichtige, allgemeine Anwendungsmöglichkeiten des JK-MS-FF vorgestellt. Hierzu zählt die Umwandlung von seriellen Ausgangssignalen in parallele, wie es beispielsweise am Parallelport eines PC geschieht, d.h. wenn ein Ansteuern der Peripherie (Drucker, Scanner) geschehen soll.

12 Bit Schieberegister (Seriell-Parallel-Wandler) Ein 4-Bit-Schieberegister oder auch Seriell-Parallel-Wandler ist in Abbildung 5.1 gezeigt. Abb. 5.1: Scheiberegister Die Funktionsweise ist relativ simpel und bedient sich der taktweisen Weitergabe der Einganginformation. Mit dem Clear-Befehl werden die Speicherinhalte der JK-MS-FF s zu Beginn des Versuchs gelöscht. Mit Hilfe des Tasters, der an den J und K Eingang des A-ten FF s angebracht ist, kann ein beliebiger Zustand (0 oder 1) in das erste FF geschrieben werden, sobald der Takt auf 1 wechselt. Beim Wechsel von 1 auf 0 liegt dann bei Q A der eben ausgewählte Zustand an, was durch die angeschlossene LED angezeigt wird. Wenn nun der nächste Taktwechsel einsetzt, ist es möglich wiederum eine 1 oder 0 in A zu schreiben, das an Q A vor dem Taktwechsel anliegende Signal dient nun als Eingang für B, welches nun Q An anzeigt, während aus Q An Q An+1 geworden ist. Dies setzt sich nun für C und D fort, so dass nach vier Zyklen die seriell eingelesenen Daten parallel an Q A Q D vorliegen. Praktisch kann man so eine Multiplikation mit 2 durchführen, denn durch Verschieben der A- ten Stelle nach B tut man nichts anderes. Aufgabe ist es das Schieberegister aufzubauen und seine Funktionalität an einer beliebigen binären Ziffernkombination zu testen Bit Rotationsregister (Parallel-Seriell-Wandler) Abb. 5.2: Rotationsregister Ein Rotationsregister ist eigentlich nichts anderes als ein Parallel-Seriell-Wandler, dessen Ausgang des letzten JK-MS-FF s wieder mit dem Eingang des ersten verbunden ist. Ein Parallel-Seriell-Wandler wird direkt über die Preset-Eingänge beschrieben und gibt mit fortlaufendem Takt diese parallel anliegenden Daten an den Ausgang des D-ten FF s aus, wo sie

13 wieder seriell weiter geleitet werden können. Beim Rotationsregister werden die bei Q D ankommenden Daten wieder in das A-te FF geschrieben, was eine Rotation der Daten zu Folge hat. Eine praktische Anwendung dieses Rotationsregisters kann z.b. laufende Reklame sein, wobei sich deren Umsetzung einsgesamt etwas aufwendiger gestaltet. 6. Zähler Das nachfolgende Versuchskapitel beschäftigt sich mit elektronischen Zählern. Zähler sind insofern für die Auswertung mancher anderer Versuche von Bedeutung, da mit ihnen eintretende Ereignisse gemessen werden können. Des Weiteren handelt es sich bei Uhren um nichts anderes als eine Anwendung eines Zählers mit einem Taktimpuls bekannter Frequenz. Ferner können auch durch rückwärtszählen Timer realisiert werden. Allen nachfolgenden Versuchsteilen liegt diese Wahrheitstabelle zu Grunde: Q D Q C Q B Q A Bit Asynchronzähler Zunächst wird die eigentlich einfachste Variante eines Zählers verwendet. Es handelt sich hierbei um einen 4-Bit Asynchronzähler. Dies bedeutet, dass das Zählen direkt durch den, am Eingang des A-ten FF anliegenden, Takt ermöglicht wird. Hierzu werden vier JK-MS-FF hintereinander geschaltet, wie es Abbildung 6.1 zeigt.

14 Die J-K-Eingänge liegen dabei jeweils auf 1, was bedeutet, dass die FF s im Toggle-Mode arbeiten. Diese Betriebsweise eines Zählers geht direkt aus der obigen Wahrheitstabelle hervor, denn sie zeigt, dass das Umkippen des nächsten FF immer mit einer Verzögerung von zwei Takten erfolgen muss, damit binär hoch gezählt werden kann, da somit nie alle FF s gleichzeitig kippen, wird er asynchroner Zähler genannt. Das Takten erfolgt mittels eines Tasters, der jedoch noch durch die, in Abbildung 6 gezeigte Schaltung, entprellt werden muss. Prellen bedeutet, dass bei Betätigung eines Tasters nicht nur ein einmaliges Signal gesendet wird, sondern eine Folge von Wechseln, dies ist bei einem Zähler natürlich zu vermeiden, da ansonsten nicht das erwartete Ergebnis erscheint. Abb.6: Entprellen Abb. 6.1 Da es sich um einen 4-Bit-Zähler handelt, ist die größte darzustellende Zahl 15, danach springt der Zähler wieder auf den Ausgangszustand von 0 und es kann von vorne begonnen werden. Diese Art von Zählern wird auch als Hexadezimalzähler bezeichnet, da mit ihm 16 Zählschritte möglich sind. Ein großer Nachteil an dieser Realisierung eines Zählers ist die Zählgeschwindigkeit, die besonders bei der Erweiterung zu einem Dezimalzähler relativ gering ist und somit keine hohen Zählraten zulässt. Abhilfe schafft der unter 6.3 und 6.4 betrachtete Zählertyp. 6.2 Asynchroner Dezimalzähler Nun folgt die Erweiterung des Hexadezimal- auf einen Dezimalzähler. Hierzu wird lediglich eine NAND-Verknüpfung benötigt. Der so entstehende Zähler sieht wie folgt aus: Abb. 6.2

15 Um aus einem Hexadezimal- einen Dezimalzähler zu machen, darf die Schaltung beim nachfolgenden Takt nicht von 1001 (9) auf 1010 (10) wechseln, sondern soll auf 0 zurückspringen. Dies funktioniert, indem die Ausgänge des B-ten und D-ten FF mit einem NAND verknüpft werden, welches beim gleichzeitigen Anliegen einer 1 an beiden Eingängen eine Null auf die Clear-Leitung schreibt, was wiederum das Zurücksetzten aller FF s zur Folge hat. Aus der Wahrheitstabelle ist entnommen, dass erst bei zehn die Möglichkeit einer 1 bei Q B und Q D besteht. Das Funktionieren der Schaltung soll nun im Versuch erprobt werden. Der Aufbau wird gegebenenfalls bei 6.4 wieder benötigt Bit Synchronzähler Wie bereits erwähnt gibt es eine weitere Realisierungsmöglichkeit für einen Zähler, den so genannten Synchronzähler. Der Unterschied zu dem vorher betrachteten asynchronen Zähler besteht im Wesentlichen darin, dass nun alle FF s über das gleiche Taktsignal gesteuert werden, das heißt, dass alle FF s kippen, bei denen es die Eingänge J und K zulassen. Als Hinweis für die Umsetzung eines solchen synchronen Zählers ist gegeben, dass zwei AND-Gatter zur Realisierung ausreichen. Schaut man sich also die Wahrheitstabelle an, so bemerkt man, dass das B-te FF immer dann umkippt, wenn der Ausgang des A-ten von 1 auf 0 wechselt, d.h. man macht sich auch hier zunächst die Frequenzteilereigenschaft des JK-MS- FF im Toggle-Mode zu Nutze. Wenn man sich nun die Bedingungen ansieht, unter denen C und D kippen, so stellt man fest, dass C kippt, sobald Q A und Q B von 1 auf 0 wechseln, für D gilt analog, dass es kippt, wenn Q A und Q B und Q C von 1 auf 0 wechseln. Diese Schreibweise impliziert auch schon die Realisierung mittels der AND-Verknüpfung besagter Ausgänge. Das Ergebnis des AND-Gatters schaltet man dann gleichzeitig auf J und K des betreffenden nachfolgenden FF s. Die Abbildung soll dies verdeutlichen. Abb. 6.3

16 Synchroner Dezimalzähler Für diese Aufgabe ist der Schaltplan bereits gegeben, es geht ausschließlich um den Aufbau und anschließend das Hintereinanderschalten der beiden Dezimalzähler auf die, im Praktikum vorhandene, 7-Segmentanzeige, die die anliegenden Binärzahlen so codiert, dass sie auf der Anzeige als Dezimalziffern angezeigt werden. Man hat somit einen Zähler, der von 0 bis 99 zählen kann. Abb Digital-Analog Wandler Bei dieser Aufgabe geht es im Wesentlichen darum bei genügend vorhandenem Vorwissen den unter 6. betrachteten Dezimalzähler an ein Widerstandsnetzwerk und schließlich an ein Drehspulmessinstrument anzuschließen, um somit einen Digital-Analog-Wandler zu realisieren. Dies erfolgt über Einstellung der am Drehspulmessinstrument anliegenden Spannung, so dass bei Anzeige einer neun 90% des Vollausschlags erreicht werden. Da die Zeit wahrscheinlich nicht reicht und wir somit nicht dazukommen werden, wird hier auf eine Betrachtung dieser Aufgabe verzichtet.

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