Entwurf und Verifikation digitaler Systeme mit VHDL
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- Nele Kneller
- vor 8 Jahren
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Transkript
1 Entwurf und Verifikation digitaler Systeme mit VHDL Wolfgang Günther Infineon AG CL DAT DF LD V guenther@informatik.uni freiburg.de, wolfgang.guenther@infineon.com
2 Dr. Wolfgang Günther Einleitung 2 Inhalt der Vorlesung Der Entwurfsprozess Die Sprache VHDL Abstraktionsebenen Datentypen Befehle Modellierung von FSMs Verifikation digitaler Schaltungen
3 Dr. Wolfgang Günther Einleitung 3 Vorbemerkungen Zielrichtung der Vorlesung: Synthese Verifikation Beispiele Keine vollständige Beschreibung von VHDL Konzentration auf "synthetisierbares" VHDL
4 Dr. Wolfgang Günther Einleitung 4 Literatur P. J. Ashenden: The Designer s Guide to VHDL. Morgan Kaufmann Publishers, D. Perry: VHDL. McGraw Hill, K. C. Chang: Digital Design and Modeling with VHDL and Synthesis. IEEE Computer Society Press, IEEE Standard VHDL Language Reference Manual (schwierig zu lesen)
5 Dr. Wolfgang Günther Einleitung 5 VHDL Very High Speed Integrated Circuits Hardware Description Language Beschreibung komplexer elektronischer Systeme Austauschbarkeit Wiederverwendbarkeit Industriestandard Beschreibung auf verschiedenen Abstraktionsebenen
6 Dr. Wolfgang Günther Einleitung 6 Abstraktionsebenen Struktur Prozessoren,... Register Transfer Gatter Transistoren VHDL Verhalten Algorithmus Register Transfer Sprache Boolesche Gleichung Differentialgleichung Polygone Stickdiagramme Standardzellen Floor Plan Geometrie
7 Dr. Wolfgang Günther Einleitung 7 Wichtige Eigenschaften Modellierung auf Verhalten und auf Strukturebene Modellierung von Gleichzeitigkeit Abstrakte Datentypen Hochsprachenkonstrukte Strenge Typisierung Diskrete Event Simulation
8 Dr. Wolfgang Günther Einleitung 8 Standards Standardisierung 1987 als IEEE 1076 Erweitert 1993 (IEEE ) IEEE : Analog Extensions to VHDL IEEE : Mathematical Package IEEE : Synthesis Package IEEE : Timing Methodology (VITAL) IEEE : VHDL Utility Library
9 Dr. Wolfgang Günther Einleitung 9 Der Entwurfsprozess Spezifikation des Verhaltens Behavioral Synthesis Tool Handentwurf RTL Beschreibung RTL: Register Transfer Level Logiksynthese Netzliste, technologieunabhängig
10 Dr. Wolfgang Günther Einleitung 10 Der Entwurfsprozess (2) Netzliste, technologieunabhängig Technology Mapping Netzliste, technologieabhängig Timing, Power, etc. Physical Design Einfügen von Testlogik
11 Dr. Wolfgang Günther Einleitung 11 Formale Verifikation RTL Beschreibung Property Checking Logiksynthese Equivalence Checking Technology Mapping Equivalence Checking Physical Design Equivalence Checking
12 Dr. Wolfgang Günther Einleitung 12 Bezeichner (identifier) Dürfen nur aus Buchstaben, Ziffern und Unterstrichen bestehen müssen mit einem Buchstaben beginnen jedem Unterstrich muss ein anderes Zeichen folgen es dürfen keine reservierten Worte verwendet werden Groß Kleinschreibung spielt keine Rolle
13 Dr. Wolfgang Günther Einleitung 13 Beispiele Erlaubt: bus, Bus, BUS bus_7 mem_7_reg Nicht erlaubt: bus 7 7mem _mem
14 Dr. Wolfgang Günther Einleitung 14 Reservierte Worte VHDL abs access after alias all and architecture array assert attribute begin block body buffer bus case component configuration constant disconnect downto else elsif end entity exit file for function generate generic guarded if in inout is label library linkage loop map mod nand new next nor not null of on open or others out package port procedure process range record register rem report return select severity signal subtype then to transport type units until use variable wait when while with xor
15 Dr. Wolfgang Günther Einleitung VHDL93 15 Reservierte Worte VHDL93 group impure inertial literal postponed pure reject rol ror shares sla sll sra srl unaffected xnor
16 Dr. Wolfgang Günther Einleitung VHDL93 16 Extended Identifiers Beginnen und enden mit Backslash ( \ ) Dürfen dazwischen beliebige Zeichen enthalten Sind case sensitiv Beispiele: \data bus\ \clock #7\ \start \ name \name\ \Name\ \name \
17 Dr. Wolfgang Günther Einleitung 17 Kommentare Beginnen mit,, und enden mit der Zeile Beispiel: s <= 0 ; Kommentar Bemerkung: Kommentare können Anweisungen für die Synthese enthalten, etwa pragma synthesis_off pragma synthesis_on
18 Dr. Wolfgang Günther Einleitung 18 Beispiel: AND Gatter Strukturell: Wertetabelle: a b c b \ a
19 Dr. Wolfgang Günther Einleitung 19 Entity für ein AND Gatter library ieee; use ieee.std_logic_1164.all; entity my_and is port(a, b : in std_logic; c : out std_logic); end my_and;
20 Dr. Wolfgang Günther Einleitung 20 Entity Definiert die Schnittstelle nach außen Pins können sein in out inout... und andere Eingang Ausgang Bidirektional Ausgänge können nicht gelesen werden, Eingänge können nicht geschrieben werden
21 Dr. Wolfgang Günther Einleitung 21 Der Datentyp std_logic Definiert in ieee.std_logic_1164; Definition: type std_ulogic is ( U, Uninitialized X, Forcing unknown 0, Forcing zero 1, Forcing one Z, High impedance W, Weak unknown L, Weak zero H, Weak high ); Don t care Unterschied std_logic vs. std_ulogic: später
22 Dr. Wolfgang Günther Einleitung 22 Architecture beschreibt die Funktion des Bausteins mit Hilfe von Strukturelementen Verhaltensbeschreibung Mischformen sind möglich Es kann mehrere Architectures für eine Entity geben
23 Dr. Wolfgang Günther Einleitung 23 Implementierung AND architecture rtl1 of my_and is begin c <= a and b; end rtl1; architecture rtl2 of my_and is begin c <= 1 when a = 1 and b = 1 else 0 ; end rtl2; Unterschied?
24 Dr. Wolfgang Günther Einleitung 24 Wertetabelle rtl1 b \ a U X 0 1 Z W L H U U U 0 U U U 0 U U X U X 0 X X X 0 X X U X 0 1 X X 0 1 X Z U X 0 X X X 0 X X W U X 0 X X X 0 X X L H U X 0 1 X X 0 1 X U X 0 X X X 0 X X
25 Dr. Wolfgang Günther Einleitung 25 Wertetabelle rtl2 b \ a U X 0 1 Z W L H U X Z W L H
26 Dr. Wolfgang Günther Einleitung 26 Operationen auf std_(u)logic and or not nand nor xor xnor
27 Dr. Wolfgang Günther Einleitung 27 Wertetabelle NOT in U U X X Z X W X L 1 H 0 X
28 Dr. Wolfgang Günther Einleitung 28 Beispiel: Halbaddierer Strukturell: a b cout Wertetabelle: cout sum sum
29 Dr. Wolfgang Günther Einleitung 29 Implementierung Halbaddierer library ieee; use ieee.std_logic_1164.all; entity ha is port(a, b : in std_logic; sum : out std_logic; cout : out std_logic); end ha; architecture rtl of ha is begin sum <= a xor b; cout <= a and b; end rtl;
30 Dr. Wolfgang Günther Einleitung 30 Implementierung Volladdierer library ieee; use ieee.std_logic_1164.all; entity fa is port(a, b, cin : in std_logic; sum, cout : out std_logic); end fa; architecture rtl_inefficient of fa is begin sum <= a xor b xor cin; cout <= (a and b) or (a and cin) or (b and cin); end rtl_inefficient;
31 Dr. Wolfgang Günther Einleitung 31 Alternative Implementierung architecture rtl of fa is signal tmp : std_logic; begin tmp <= a xor b; sum <= tmp xor cin; cout <= (a and b) or (tmp and cin); end rtl;
32 Dr. Wolfgang Günther Einleitung 32 Signal Declaration Beispiele: signal s : std_logic; signal bus : std_logic_vector(31 downto 0); signal u, v : std_logic := 0 ; Name des Signals Datentyp Initialisierungs wert
33 Dr. Wolfgang Günther Einleitung 33 Signal Declaration und Synthese Initialisierungswerte für Signale sind nicht synthetisierbar. Deshalb sollten alle Signale über ein Reset Signal initialisiert werden.
34 Dr. Wolfgang Günther Einleitung 34 Signal Assignment Beispiele: out <= a and b; out <= a and b after 5ns; out <= 0 after 3ns, 1 after 5ns; Ziel der Zuweisung Ausdruck für Wert Verzögerungs zeit Verzögerungszeiten sind nicht synthetisierbar!
35 Dr. Wolfgang Günther Einleitung 35 Constant Declaration Beispiele: constant cu : std_logic := U ; constant bus_width : integer := 32; Verbessern die Les und Wartbarkeit Erhöhen die Flexibilität
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