T= 1. Institut für Technische Informatik D C D C

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1 nstitut für chnisch nformatik

2 nhaltsvrzichnis 1. Aufgab dr iplomarbit 2. Konzpt und Grundidn 3. Entwurf inr modularn Architktur 4. st und Auswrtung 5. Zusammnfassung 6. Ausblick nstitut für chnisch nformatik Foli 2/28

3 1. Aufgab nstitut für chnisch nformatik Foli 3/28

4 Aufgab dr iplomarbit Ausghnd von inr ggbnn statischn HW-Agntnarchitktur ist dis so zu rgänzn, dass in Laufzitanpassung von HW-Agntn auf FPGAs möglich ist. Zur Lösung dr Aufgab sind folgnd Schwrpunkt zu barbitn: 1. Einarbitung in di Aufgabnstllung und Litraturstudium zu Möglichkitn dr adaptivn Anpassung von Agntnsystmn auf FPGAs und drn Anwndungs- und Einsatzmöglichkitn. 2. Konzption inr adaptivn HW-Agntnarchitktur und Zusammnstllung notwndigr SW-Wrkzug und Entwurfsabläuf. 3. Entwurf inr adaptivn HW-Agntnarchitktur und Entwicklung zughörigr Systmschnittstlln. 4. Erstllung von Anwndungssznarin zur Validation ds ntwickltn Architkturansatzs und drn st. 5. Untrsuchungn zu Anwndungssznarin und arstllung dr Ergbniss. okumntation dr mplmntirungn. nstitut für chnisch nformatik Foli 4/28

5 Anwndungsgbit nstitut für chnisch nformatik Foli 5/28

6 2. Konzpt und Grundidn nstitut für chnisch nformatik Foli 6/28

7 Algorithmn und Rchnrarchitktur Ein paralllisirbarr Algorithmus kann paralll odr squnzill ausgführt wrdn i Rchnrarchitktur bstimmt di Ausführung ds Algorithmus Mikroprozssor arbitt squnzill FPGA kann Aufgabn shr gut paralll ausführn nstitut für chnisch nformatik Foli 7/28

8 Softwar- und Hardwarntwicklung Ein Rchnmaschin bstht aus inr Rchnrarchitktur, di auf inm Rchnbaustin abgbildt wird Rchnrarchitktur und Rchnmaschin sind in dr Zuordnung unabhängig voninandr r Entwicklung von Softwar und Hardwar vrlagrt sich zur Softwar Bid Vrfahrn könntn sich im Hardwar-Softwar-odsign trffn nstitut für chnisch nformatik Foli 8/28

9 Hardwar-Softwar-odsign r Bgriff suggrirt inn gminsamn Entwurf von Hardwar und Softwar Hardwar wird jdoch nicht ntworfn und anschlißnd hrgstllt, sondrn s wird in Hardwar programmirt (z.b. VHL, Vrilog) Gminsam ntworfn wird in digital Schaltung (für FPGAs) und Softwar (z.b. für Mikroprozssorn) in bidn Fälln also Softwar Softwar läuft auf FPGAs, Mikroprozssorn, odr gmischtn Mikroprozssor-FPGA-Systmn nstitut für chnisch nformatik Foli 9/28

10 Fhlr inr igitaln Schaltung Fhlrtypn: ransint - Vorübrghndr Fhlr, z. B. Spichrbit kippt wgn Strahlung Prmannt - z.b. ständig untrbrochn Litung durch Hrstllungsfhlr, odr ntstandn aus transintm Fhlr durch widrholt gzilt Fhlrinwirkung ntrmittirnd - in in rglmäßign Abständn widrkhrndr Fhlr Fhlrbgriff und Fhlrhäufigkit: nstitut für chnisch nformatik Foli 10/28

11 Agntn Ein Agnt muss vir Hauptignschaftn rfülln Autonomi Raktivität ntraktivität Proaktivität Zur gnaun Spzifikation gibt s witr Eignschaft Kontinuität Adaptivität Mobilität Flxibilität haraktr nstitut für chnisch nformatik Foli 11/28

12 Vorausstzungn inr Hardwar-Agntnarchitktur Es muss in modular, partill und dynamisch rkonfigurirbar FPGA- Architktur vorhandn sin Zur Konfiguration und Vrtilung dr Aufgabn muss in Mikrocontrollr odr Mikroprozssor an dn FPGA angschlossn wrdn (Hardwar-ask- Managr) Es muss in schnll Konfiguration (SlctMap) und in optimal Vrbindung (srill Vrbindung, Bußsystm) vorlign Aufbaund auf disn Vorausstzungn kann in Hardwar- Agntnarchitktur ntwicklt wrdn nstitut für chnisch nformatik Foli 12/28

13 3. Entwurf inr modularn Architkur nstitut für chnisch nformatik Foli 13/28

14 Partill Rkonfiguration Virtx- Pro FPGA Gattrlmnt 180 HW-Multiplizirr 180 BlockRAM 8 igital lock Managr Konfiguration mittls JAG(USB), SlctMap(PROM, ompactflash), Paralll-JAG 2 PowrP Einhitn Partill Konfigurirbar Brich müssn sich übr 16 LBs rstrckn nstitut für chnisch nformatik Foli 14/28

15 Partill Rkonfiguration nstitut für chnisch nformatik Foli 15/28

16 Partill Rkonfiguration Vrwndt Softwar Xilinx SE 9.1i und PlanAhad ModlSim 6.2b L-Script zur Vrwaltung dr Ordnrhirarchi mpact zum konfigurirn dr FPGA nstitut für chnisch nformatik Foli 16/28

17 FPGA - Architktur Statisch Brich mir variablr Anbindung dr /O-Ports (infach Pins, UAR, tc.) Vrbindung zum Mikrocontrollr und P zum st und buggn (ralisirt durch srill Vrbindung) Austauschbar, z.b. schnlls Bußsystm ntrn Kommunikationsstrukturn (Vrbindungsntzwrk und Gminsamr Spichr) Austauschbar, z.b. rossbar durch Omgantz Bis zu 16 partill rkonfigurirbar Brich Einhitlichs ntrfac zwischn dn Moduln und dm statischn Brich Prioritätsvrwaltung zur Bstimmung dr Srvicprozssorn nstitut für chnisch nformatik Foli 17/28

18 Modulsturung Zilstllung: Ein Port ds A8M-AVR soll alls sturn könnn /O-Ports konfigurirn Zugriff auf gminsamn Spichr (lsn und schribn) Zugriff auf Vrbindungsntzwrk (Ausgangs-FFO bschribn, Eingangs-FFO lsn) Statusabfrag bzüglich vrgbnr Priorität 4 Prioritätsstufn 0 - normals Arbitsmodul (blibig Anzahl) 1 - intrn Stuf zum Wchsln dr Prioritätn 2 - stllvrtrtndr Srvicprozssor 3 - Srvicprozssor nstitut für chnisch nformatik Foli 18/28

19 /O-Pins 3 Modi zur Vrbindung ds Moduls O ist immr mit ntsprchndm /O- Pin vrbundn Ausgang > 1, N > opn OU wird von Modul gsturt Eingang > 0, OU > 0 Modul mpfängt atum von N Bidirktional All Vrbindungn wrdn an Modul angschlossn Anwndung Normal /O-Ports UAR (RX- und X-Pin) nstitut für chnisch nformatik Foli 19/28

20 Slics ntrn Kommunikation und Gminsamr Spichr ntrn Kommunikation wird übr in rossbar mit Ausgangssturung ralisirt (j Modul in unabhängigr Arbitr) r Gminsam Spichr wird durch mhrr zusammngschaltt Block- RAM-Komponntn gbildt (in Arbitr zur Zugriffssturung) Jds Modul kann durch andr mplmntirungn rstzt wrdn rossbar kann z.b. durch Omgantz rstzt wrdn mplmntation ds gminsamn Spichrs mit R-Spichr möglich Ansprchbar übr gminsamn Port (Sturungsport) rossbar - Synthsrgbnis Bit 8Bit Ein- und Ausgäng nstitut für chnisch nformatik Foli 20/28

21 Möglich Fhlrbhbung nstitut für chnisch nformatik Foli 21/28

22 4. st und Auswrtung nstitut für chnisch nformatik Foli 22/28

23 Vorläufig Auswrtung und st as ntworfn Systm muss noch gtstt wrdn Als modular Einhitn dinn A8M-AVR Modul zur Ansturung von LE und 7-Sgmnt-Anzig Modul zum inlsn von astrn Prformanctst durch in spzill Zählrkomponnt Erwarttr hortischr Wrt inr Komplttn Nukonfiguration mittls SlctMap: 22ms Konfigurationsdati: 1,4MB aktfrqunz SlctMap: 66MHz Übrtragn atn pro akt: 8Bit urchzuführndr Vrglich von JAG und SlctMap nstitut für chnisch nformatik Foli 23/28

24 5. Zusammnfassung aktullr Stand nstitut für chnisch nformatik Foli 24/28

25 Zusammnfassung mplmntirung dr inzlnn Einhitn ist abgschlossn Zusammnschaltung dr Komponntn st stht für di nächst Woch an mplmntation ins Prototypn nstitut für chnisch nformatik Foli 25/28

26 6. Ausblick nstitut für chnisch nformatik Foli 26/28

27 Ausblick mplmntirung witrr Modul (Audio- und Vidocodc, Snsorabfrag, Motorstrrung) Frtigstlln dr Agntnarchitktur Mikrocontrollr zur Konfiguration dr FPGA mplmntirung ins Hardwar-askmanagr Konfiguration und Radback mittls SlctMap Fhlrrmittlung und korrktur mittls Scrabbing-Vrfahrn Vorstllbar währ in Softwarumgbung, in dr od durch dn Kompilr slbstständig in Softwar und Hardwar gtrnnt wird und an das vorhandn Systm angpasst wird nstitut für chnisch nformatik Foli 27/28

28 Fragn? nstitut für chnisch nformatik Foli 28/28

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