Übungsaufgaben mit Lösungen zur 6. Auflage

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1 Übungsaufgaben mit Lösungen Übungsaufgaben mit Lösungen zur 6. uflage Zu den einzelnen Kapiteln sind Übungsaufgaben angegeben. Einige enthalten die Lösung in Kurzform. Sie finden die ausführlichen Musterlösungen zu allen ufgaben sowie VHDL-Dateien zum Downloaden unter ufg. Kap. Thema Nr., 2 2 Minimieren logischer Gleichungen 3, 4 2,4 Minimieren logischer Gleichungen [VHDL] zu 4 5 2,4,5 Entwurf eines 2-Bit-Vergleichers [VHDL] 6 2,4,5 Schaltnetz zur Wasserstandsregelung [VHDL] 7 3 Widerstandsdimensionierung für Gatter mit offenem Kollektor 8 2,3 nsteuerung von Leuchtdioden 9 4, 4,5 VHDL-Entwurf eines ddierers Test mit einer Testbench [VHDL] 2,4,5 [VHDL]Testvektoren Darstellung von Hexadezimalziffern auf einer 7-Segmentanz. [VHDL] 2,6 Zustands- und flankengesteuertes D-Flipflop 2 2,6 nalyse eines Schaltwerks mit D-Flipflops 3 6 Entwurf eines JK- und eines T-Flipflops mit Hilfe eines D-Flipflops 4 2,4,5,6 Steuerung einer mpelanlage [VHDL] 5 4,6 Testbench für einen synchronen Dualzähler [VHDL] 6 4,6 VHDL-Entwurf des programmierbaren Synchronzählers 7463 [VHDL] 7 2,4,6 Synchroner Modulo-5-Zähler [VHDL] 8 2,4,6 Entwurf eines synchronen Schaltwerks (Moore-utomat) [VHDL] 9 2,4,6 Entwurf eines synchronen Schaltwerks (Mealy-utomat) [VHDL] 2 2,4,6 Entwurf eines synchronen Schaltwerks mit Registerausgabe [VHDL] 2 4,7 Entwurf eines SRMs Ki x 8 Bit [VHDL] 22,2,7 Entwurf eines Speichersystems mit 8-Bit-Wortbreite 23,2,7 Speichersystem mit 6-Bit-Wortbreite nmerkung: bbildungen und Tabellen in den Übungsaufgaben werden aufgabenweise durchnummeriert und zusätzlich mit "Ü" gekennzeichnet, um Verwechslungen mit den bbildungs- und Tabellennummern der Kap. bis 9 und zu vermeiden. ufgaben, die mit [VHDL] gekennzeichnet sind, enthalten entsprechende VHDL-Modelle. In den Übungsaufgaben Ü9, Ü5 und Ü2 sind ausführliche Beispiele mit VHDL-Modellen, die eine Testbench enthalten, dargestellt.

2 2 Übungsaufgaben mit Lösungen ufgabe : Minimieren logischer Gleichungen Gegeben ist folgende logische Gleichung: Y B C B C B C B C a) Vereinfachen Sie die logische Gleichung mit der Booleschen lgebra und geben Sie die negierte und nichtnegierte disjunktive Minimalform an. b) Minimieren Sie die Gleichung mit dem KV-Diagramm und geben Sie die disjunktiven minimalen Gleichungen an. Entwerfen Sie die zugehörigen digitalen Schaltungen. Lösung : nichtnegierte disjunktive Minimalform Y B C Lösung 2: negierte disjunktive Minimalform Y C B ufgabe 2: Minimieren logischer Gleichungen Gegeben ist folgende logische Gleichung mit den Zwischengrößen U und X. Y = B U X C [ (B U)] mit U = B C und X = B C Gesucht sind die disjunktiven Minimalformen. Geben Sie die zugehörigen Schaltungen an. Vergleichen Sie die negierte mit der nichtnegierten Form. Lösung : nichtnegierte disjunktive Minimalform: Y B C C Lösung 2: negierte disjunktive Minimalform: Y C B ufgabe 3: Minimieren logischer Gleichungen C X X2 X3 Y Y2 Tabelle Ü3. Wahrheitstabelle zur 3. ufgabe Gegeben ist die Wahrheitstabelle Tabelle Ü3. mit den Eingangsvariablen X, X2, X3 und den usgangsvariablen Y und Y2. 3. Bestimmen Sie aus der Wahrheitstabelle die logischen Gleichungen unter nwendung der disjunktiven Normalform. 3.2 Geben Sie die disjunktiven Minimalformen an. Lösung zu 3.. Disjunktive Normalformen: Y = X X2 X3 X X2 X3 X X2 X3 Y2 = X X2 X3 X X2 X3 X X2 X3 X X2 X3 X X2 X3

3 Übungsaufgaben mit Lösungen 3 Lösung zu 3.2 Disjunktive Minimalformen: Y = X X2 X3 X X2 X3 X X2 X3 Y = X X2 X3 X X2 X2 X3 X X3 Y2 = X2 X3 X X3 X2 X3 alternativ: Y2 = X2 X3 X X2 X2 X3 Y2 = X2 X3 X X2 X3 (nichtnegiert) (negiert) (nichtnegiert) (nichtnegiert) (negiert) ufgabe 4: Minimieren logischer Gleichungen [VHDL] Bestimmen Sie aus der Wahrheitstabelle (Tabelle Ü4.) mit Hilfe des KV- Diagramms die negierten und nichtnegierten Minimalformen für Y, Y2 und Y3. Tabelle Ü4. Wahrheitstabelle zur 4. ufgabe Lösung zu 4: X X2 X3 X4 Y Y2 Y3 Nichtnegierte disjunktive Minimalformen: Y = X3 X4 X X2 X4 Y2 = X3 X4 X2 X4 alternativ: Y2 = X3 X4 X X4 Y3 = X2 X3 X3 X4 X X4 X X2 X4 Negierte disjunktive Minimalformen: Y = X4 X X3 X2 X3 Y2 = X4 X X3 alternativ: Y2 = X4 X2 X3 Y3 = X2 X4 X X3 X4 X X3 X4

4 4 Übungsaufgaben mit Lösungen VHDL-Modell: Entwurf zu vorgegebener Wahrheitstabelle Tab. Ü4. library ieee; use ieee.std_logic_64.all; entity uebung_4 is port ( x: in std_logic_vector ( to 4); -- Vektor x mit den Elementen x(), x(2), x(3), x(4) y: out std_logic_vector ( to 3)); -- Vektor y mit den Elementen y(), y(2), y(3) end uebung_4; architecture verhalten of uebung_4 is wahrheits_tab: process(x) case x is when "" => y <= ""; when "" => y <= "-"; when "" => y <= ""; when "" => y <= ""; when "" => y <= "-"; when "" => y <= "-"; when "" => y <= "-"; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= "--"; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when others => y <= "---"; -- alle anderen Faelle der neunwertigen Logik end case; end process wahrheits_tab; end verhalten; ufgabe 5: Entwurf eines 2-Bit-Vergleichers [VHDL] Entwerfen Sie einen 2-Bit-Vergleicher. Es sollen die 2-Bit-Dualzahlen und B in Betragsdarstellung miteinander verglichen und das Ergebnis des Vergleichs ausgegeben werden. Es soll gelten: Vergleich usgänge > B Y =, YB = und YG = < B Y =, YB = und YG = = B Y =, YB = und YG = Stellen Sie die nichtnegierten und negierten disjunktiven Minimalformen für Y, YB und YG auf. Welche Gleichungen sind zur Realisierung der digitalen Schaltung nötig, wenn die nzahl der UND-Verknüpfungen pro Gleichung minimal sein soll?

5 Lösung: Nichtnegierte disjunktive Minimalformen: Y = B B B B YB = B B B B Übungsaufgaben mit Lösungen 5 YG = B B B B B B B B Negierte disjunktive Minimalformen: Y = B B B B B YB = B B B B B YG = B B B B Es werden die nichtnegierten disjunktiven Minimalformen benutzt, da die nzahl der Produktterme im Vergleich zu den negierten Minimalformen geringer ist. VHDL-Modell: 2-Bit-Vergleicher entity comp is port( a,b: in bit_vector ( downto ); -- 2 Eingangsvektoren mit je 2 Elementen ya,yb,yg: out bit); -- 3 usgaenge end comp; architecture verhalten of comp is vergleich: process (a,b) if a > b then ya <= ''; yb <= ''; yg <= ''; elsif a < b then ya <= ''; yb <= ''; yg <= ''; elsif a = b then ya <= ''; yb <= ''; yg <= ''; end process vergleich; end verhalten; -- Zahlenvergleich ufgabe 6: Schaltnetz zur Wasserstandsregelung [VHDL] Gegeben ist ein Wasserbehälter mit den beiden bflüssen B und B2. Der Behälter kann über zwei Pumpen P und P2 gespeist werden. m Behälterrand sind 4 Schwimmer (X, X2, X3 und X4) angeordnet, über die der Wasserstand Xw überwacht werden kann. Der Wasserstand im Behälter soll über steuerbare Ventile an den Pumpen und bflüssen geregelt werden (bb. Ü6.). P = : Pumpe eingeschaltet P = : Pumpe ausgeschaltet P2 = : Pumpe 2 eingeschaltet P2 = : Pumpe 2 ausgeschaltet B= : bfluss geöffnet B = : bfluss geschlossen B2 = : bfluss 2 geöffnet B2 = : bfluss 2 geschlossen Falls eine unerlaubte Kombination der Eingangsvariablen auftritt, so soll eine Fehler-Variable F den Logik-Zustand "" annehmen.

6 6 Übungsaufgaben mit Lösungen Geben Sie die minimalen disjunktiven Gleichungen für alle usgangsvariablen in negierter und nichtnegierter Form an. Welche Gleichungen sind günstiger, wenn die nzahl der Produktterme als Kriterium gewählt wird? B P Wasserstand Xw P2 B2 bb. Ü6. Wasserbehälter zur ufgabe 6 Lösung: Nichtnegierte disjunktive Minimalform P X 2 P X 2 X X2 X3 X4 Xw unterhalb von X4: Beide Pumpen ein; B und B2 zu Xw zwischen X4 und X3: Beide Pumpen ein; B auf, B2 zu Xw zwischen X3 und X2: P ein, P2 aus; B zu, B2 auf Xw zwischen X2 und X: P aus, P2 ein; B und B2 auf Xw oberhalb von X: P und P2 aus; B und B2 auf Negierte disjunktive Minimalform P 2 X3 X X 2 P2 X X 2 X 3 B X3 X 4 X 2 B X 2 X3 X 4 B 2 X3 B2 X 3 X 3 F X3 X 4 X 2 X3 X X 2 F X X 2 X3 X 2 X3 X 4 X X3 X 4 Die Gleichungen in negierter und nichtnegierter Form sind gleich günstig, da sie die gleiche nzahl an Produkttermen enthalten. VHDL-Modell: Schaltnetz zur Wasserstandsregelung library ieee; use ieee.std_logic_64.all; entity wasser_beh is port( x: in std_logic_vector ( to 4); -- Eingangsvektor x: Elemente x(), x(2), x(3), x(4) P,P2,B,B2,F: out std_logic); --5 usgaenge end wasser_beh; architecture verhalten of wasser_beh is schwimmer: process(x) case x is when "" => -- Wasserstand unterhalb von x4 P <= ''; P2 <= ''; B <= ''; B2 <= ''; F <= ''; when "" => -- Wasserstand zwischen x4 und x3 P <= ''; P2 <= ''; B <= ''; B2 <= ''; F <= ''; when "" => -- Wasserstand zwischen x3 und x2

7 Übungsaufgaben mit Lösungen 7 P <= ''; P2 <= ''; B <= ''; B2 <= ''; F <= ''; when "" => -- Wasserstand zwischen x2 und x P <= ''; P2 <= ''; B <= ''; B2 <= ''; F <= ''; when "" => -- Wasserstand oberhalb von x P <= ''; P2 <= ''; B <= ''; B2 <= ''; F <= ''; when others => -- Schwimmer defekt: Fehlermeldung P <= '-'; P2 <= '-'; B <= '-'; B2 <= '-'; F <= ''; end case; end process schwimmer; end verhalten; ufgabe 7: Widerstandsdimensionierung für Gatter mit offenem Kollektor Gegeben sei ein Gatter in Standard TTL mit Open-Kollektor-usgang und einem Pull-Up-Widerstand R L an U B = 5V. Der usgang werde mit n digitalen Eingängen (Standard TTL) belastet. Randbedingungen: Kollektorströme des usgangstransistors: - Reststrom des gesperrten Transistors : I CRest = 25 µ - Max. Kollektorstrom des leitenden Transistors: I Cmax Eingangsströme der digitalen Eingänge: = 6m - H-Pegel: I IH = 4 µ - L-Pegel: I IL = -,6 m 7. Gesucht ist der maximale (R Lmax ) und minimale Wert (R Lmin ) des Pull-Up- Widerstands für n= Wie viele Gattereingänge n dürfen den usgang maximal belasten? 7.3 Erweitern Sie die Schaltung auf k kollektorseitig verbundene usgangstransistoren. Geben Sie für den Fall k=3 und n=5 den Wert für R Lmax und R Lmin an. Lösung: 7. R Lmax = (U CC U OHmin ) / (n I IH + I CRest ) = 5,77 k 7.2 n = 9 R Lmin = (U CC U OLmax ) / (n I IL + I Cmax ) = R Lmax = (U CC U OHmin ) / (5I IH + 3I CRest ) = 2,74 k R Lmin = (U CC U OLmax ) / (5I IL + I Cmax ) = 575

8 8 Übungsaufgaben mit Lösungen ufgabe 8: nsteuerung von Leuchtdioden Zur nzeige der Logik-Pegel werden in der Digitaltechnik häufig Leuchtdioden (LEDs) eingesetzt, da sie wenig Strom aufnehmen und wenig Platz benötigen. Für die nsteuerung der LEDs in TTL-Technik können z.b. Gatter mit Gegentakt- Endstufe (bb. Ü8. a und b) oder mit Open-Kollektor-usgang (bb. Ü8. c) eingesetzt werden. Der erforderliche LED-Strom wird mit Hilfe eines Vorwiderstandes eingestellt. Ergänzen Sie beiden Schaltungen und dimensionieren Sie die Vorwiderstände. bb Ü8. Vorgegebene Schaltungen zu ufgabe 8 nleitung: Eine rote Leuchtdiode (GasP rot) leuchtet bei einem Strom I D m so hell, dass sie als Indikator zur nzeige des Logik-Pegels eingesetzt werden kann. Die Spannung an der Leuchtdiode beträgt hierfür etwa,7 V. Ist die an der LED anliegende Spannung deutlich kleiner (<,5 V), bleibt die Leuchtdiode dunkel. Falls die in bb. Ü8. eingesetzten Transistoren durchgeschaltet sind, beträgt die Kollektor-Emitter-Restspannung U CEsat =,3 V. n der Siliziumdiode fällt im durchgeschalteten Zustand eine Spannung von,6 V ab. Der Kollektorwiderstand R in Schaltung a) und b) hat einen Wert von 3. Es gilt: U CC = 5 V. I CRest ist vernachlässigt. Lösung: CC D CEsat D D2 Fall a: R = U - I R - U - U - U a I D = UCC - U CEsat - UD2 Fall b: R b = = 3 (gewählt 27 ) I Fall c: c D UCC - U CEsat - U D2 R b = ID R = 3 (gewählt 27 ) Ein Vergleich der drei Treiberschaltungen zeigt, dass im Fall a) die im treibenden Gatter entstehende Verlustleistung am größten ist. Sie beträgt für die oben angegebenen Werte 22 mw. Für die beiden anderen Fälle b) und c) ist die im trei-

9 Übungsaufgaben mit Lösungen 9 benden usgangstransistor entstehende Verlustleistung mit 3 mw verhältnismäßig klein. P Va = I D 2 R + (U CEsat + U D )I D = 3 mw + 9 mw = 22 mw P Vb = P Vc = I D U CEsat = 3 mw bb Ü8.2 Treiberschaltungen zu ufgabe 8 mit den erforderlichen Widerständen und LEDs ufgabe 9: VHDL-Entwurf eines ddierers Test mit einer Testbench [VHDL] Entwerfen Sie einen 6-Bit-Ripple-Carry-ddierer und testen Sie ihn mit einer Testbench unter Einsatz von Testvektoren. nleitung: Deklarieren Sie die Komponenten für einen Volladdierer und einen parametrisierbaren n-bit-ripple-carry-ddierer (s. Kap. 5.3). Legen Sie die Komponenten in einem Package ab. Danach entwerfen Sie eine Testbench mit Testvektoren (Kap ). Lösung: -- adder_pack.vhd -- Volladdierer: full_adder und n-bit-ddierer: ripadd_n package adder_pack is component full_adder -- Componenten-Deklaration des -Bit-Volladdierers port (c_in: in bit; -- Uebertrag-Eingang a,b: in bit; -- Bitstellen der Zahlen a und b sum: out bit; -- Summe c_out: out bit); -- Uebertrag-usgang end component; component ripadd_n -- Componenten-Deklaration des n-bit-ddierers generic (n: integer := 8); port (ci: in bit; a,b: in bit_vector(n- downto );-- zu addierende Zahlen

10 Übungsaufgaben mit Lösungen summe : out bit_vector (n- downto ); co: out bit); end component; end adder_pack; -- Modell des -Bit-Volladdierers entity full_adder is port (c_in: in bit; -- Uebertrag-Eingang a,b: in bit; -- Bitstellen der Zahlen a und b sum: out bit; -- Summe c_out: out bit); -- Uebertrag- usgang end full_adder; architecture logik_full_adder of full_adder is constant tpd: time := ns; -- Verzögerungszeiten fuer die Simulation constant tpd2: time := 8 ns; sum <= a xor (b xor c_in) after tpd; c_out <= ((a xor b) and c_in) or (a and b) after tpd2; end logik_full_adder; -- Modell des n-bit-ddierers use work.adder_pack.all; entity ripadd_n is generic (n: integer := 8); port (ci: in bit; a,b: in bit_vector(n- downto );-- zu addierende Zahlen summe : out bit_vector (n- downto ); co: out bit); end ripadd_n; architecture adder_n of ripadd_n is signal c: bit_vector (n downto ); -- Zwischengroessen fuer Netzliste c() <= ci; add: for i in to n- generate -- Instanziierung mit Generate-nweisung addi: full_adder port map(c(i), a(i), b(i), summe(i), c(i+)); end generate; co <= c(n); end adder_n; -- Testbench fuer 6-Bit-ddierer -- Datum: use work.adder_pack.all; entity tb_add6 is end tb_add6; architecture auto_test of tb_add6 is signal ci,co,c_in,c_o: bit; signal a,b,summe,ergebnis: bit_vector(5 downto ); type test_vektor is record c_in: bit; a: bit_vector(5 downto ); b: bit_vector(5 downto ); ergebnis: bit_vector(5 downto );

11 c_o: bit; end record; Übungsaufgaben mit Lösungen type test_vektor_array is array (natural range <>) of test_vektor; constant test_feld: test_vektor_array:=( (c_in => '',a => "",b => "",ergebnis => "", c_o => ''), (c_in => '',a => "",b => "",ergebnis => "", c_o => ''), (c_in => '',a => "",b => "",ergebnis => "", c_o => ''), (c_in => '',a => "",b => "",ergebnis => "", c_o => ''), -- Fehler (c_in => '',a => "",b => "",ergebnis => "", c_o => '') -- Fehler ); dut: ripadd_n -- instanziieren der Werte generic map (n => 6) port map (ci,a,b,summe,co); testen: process -- Testvektor zuweisen variable vektor: test_vektor; variable fehler: boolean := false; for i in test_feld'range loop vektor := test_feld(i); ci <= vektor.c_in; a <= vektor.a; b <= vektor.b; wait for ns; if summe /= vektor.ergebnis or co /= vektor.c_o then assert false report "ddierer defekt"; fehler := true; end loop; assert not fehler report "Gesamttest ist fehlerhaft" severity note; assert fehler report "Gesamttest ist o.k" severity note; wait; end process; end auto_test; usführung mit ModelSim (Xilinx): run -all # Error: ddierer defekt # Time: 4 ns Iteration: Instance: /tb_add6 # Error: ddierer defekt # Time: 5 ns Iteration: Instance: /tb_add6 # Note: Gesamttest ist fehlerhaft # Time: 5 ns Iteration: Instance: /tb_add6

12 2 Übungsaufgaben mit Lösungen ufgabe : Darstellung von Hexadezimalziffern auf einer 7-Segment-nzeige [VHDL] f e a g d b c 7-Segment- nzeige bb. Ü. 7-Segmentanzeige Gegeben ist eine 7-Segmentanzeige mit den Segmenten a,b,c,d,e,f und g. Die Leuchtsegmente werden so kombiniert, dass eine Dezimalziffer oder ein Sonderzeichen dargestellt werden kann. Mittels der skizzierten 7-Segmentanzeige sollen die in Tabelle Ü. gegebenen hexadezimalen Ziffern in bhängigkeit der Eingangsvariablen X,X2,X3 und X4 dargestellt werden. Entwerfen Sie dafür eine minimale Schaltung und geben Sie die logischen Gleichungen in disjunktiver Minimalform an. Es gilt folgende Zuordnung: Ein Segment der nzeige leuchtet, wenn die zugehörige Steuervariable (Sa, Sb, Sc, Sd, Se, Sf, Sg) den Logik-Zustand annimmt. Tabelle Ü. Zuordnung zwischen den Eingangsvariablen und den Hex-Ziffern X X2 X3 X4 Zeichen Sa Sb Sc Sd Se Sf Sg b C d E F Lösung: Nichtnegierte disjunktive Minimalform: Sa = X X4 v X2 X3 v X2 X4 v X X3 v X X2 X3 v X X2 X4 Sb = X X2 v X2 X4 v X X3 X4 v X X3 X4 v X X3 X4 Sc = X X2 v X X2 v X X3 v X X4 v X3 X4 Sd = X X3 v X2 X3 X4 v X2 X3 X4 v X2 X3 X4 v X X2 X4 Se = X2 X4 v X3 X4 v X X3 v X X2

13 Sf = X3 X4 v X2 X4 v X X3 v X X2 v X X2 X3 Sg = X X4 v X2 X3 v X3 X4 v X X2 v X X2 X3 Übungsaufgaben mit Lösungen 3 VHDL-Modell: Hexadezimalziffern auf 7-Segment library ieee; use ieee.std_logic_64.all; entity uebung_ is port( x: in std_logic_vector ( to 4); sa,sb,sc,sd,se,sf,sg: out std_logic); end uebung_; architecture verhalten of uebung_ is signal y: std_logic_vector (6 downto ); -- y ist Zwischengroesse wahrheits_tab: process(x) case x is when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when "" => y <= ""; when others => y <= " "; end case; -- neunwertige Logik end process wahrheits_tab; sa <= y(6); sb <= y(5); sc <= y(4); sd <= y(3); -- nebenlaeufige nweisungen se <= y(2); sf <= y(); sg <= y(); end verhalten;

14 4 Übungsaufgaben mit Lösungen ufgabe : Zustands- und flankengesteuertes D-Flipflop Ein zustands- und ein positiv flankengesteuertes D-Flipflop werden von einem Signal X am D-Eingang und am Takteingang angesteuert. Der usgang des zustandsgesteuerten D-Flipflops sei Qz und der des flankengesteuerten Qf. Vervollständigen Sie den skizzierten Signalzeitplan und geben Sie Unterschiede der beiden Flipflops an. bb. Ü. nsteuerung der beiden D-Flipflops nmerkung: Zu Beginn der Betrachtungen seien beide Flipflops zurückgesetzt. Die Verzögerungszeiten der Flipflops seien vernachlässigbar. bb. Ü.2 Vorgegebener Signalverlauf des Taktes und Eingangssignals Lösung: Ein zustandsgesteuertes D-Flipflop ist für = transparent, d. h. eine Änderung am D-Eingang wirkt sich direkt am usgang aus (Verzögerungszeiten seien vernachlässigbar). Während der Takt im Logik-Zustand ist, speichert das zustandsgesteuerte D-Flipflop den Wert. Dagegen übernimmt das flankengesteuerte D-Flipflop den Logik-Zustand am D-Eingang mit der positiven Taktflanke und speichert ihn bis zur nächstfolgenden positiven Taktflanke. bb. Ü.3 Vollständiger Signalzeitplan zu ufgabe

15 Übungsaufgaben mit Lösungen 5 ufgabe 2: nalyse eines Schaltwerks mit D-Flipflops In einer digitalen Schaltung sollen drei flankengesteuerte D-Flipflops eingesetzt werden. bb. Ü2. Blockschaltbild zu ufgabe 2 Die logischen Gleichungen für die D-Eingänge lauten: D = Q DB = X QC QB Q X QB Q X QB Q X QC Q DC = X QC QB Q X QB Q X QC Q X QC Q Q, QB, QC sind die usgänge der drei D-Flipflops und X ist eine Eingangsvariable (bb. Ü2. und Ü2.2). Die usgänge Q, QB und QC haben die Wertigkeit 2, 2 und 2 2. Vervollständigen Sie den in bb. Ü2.2 gegebenen Signalzeitplan und charakterisieren Sie die Schaltung. Für t = sollen die drei D-Flipflops rückgesetzt sein. bb. Ü2.2 Signalzeitplan zu ufgabe 2 Lösung: Das erste D-Flipflop mit dem usgang Q ist als Frequenzteiler (:2) geschaltet. Der zeitliche Verlauf der usgangsgröße Q kann unabhängig von X und den usgängen QB und QC bestimmt werden (bb. Ü2.3). Da QB und QC von X, Q, QB und QC abhängen, kann der zeitliche Verlauf dieser beiden Flipflopausgänge nur für eine Taktperiode zwischen zwei benachbarten positiven Taktflanken

16 6 Übungsaufgaben mit Lösungen bestimmt werden. Dann werden die neu ermittelten Logik-Zustände wieder in die Gleichungen eingesetzt und der Signalverlauf für die nächste Periode gewonnen, usw. (bb. Ü2.3). bb. Ü2.3 Vollständiger Signalzeitplan zu ufgabe 2 Die Schaltung stellt einen synchronen Vorwärts-/Rückwärts-Modulo-6-Zähler dar, der über das Eingangssignal X in der Zählrichtung umgeschaltet werden kann. Der Zähler zählt für X = vorwärts und für X = rückwärts. 3: Entwurf eines JK- und eines T-Flipflops mit Hilfe eines D-Flipflops Entwerfen Sie mit Hilfe eines flankengesteuerten D-Flipflops und eines Schaltnetzes ein flankengesteuertes JK- und T-Flipflop. Lösung: Es gelten folgende Übergangsbedingungen: D-Flipflop JK-Flipflop T-Flipflop Q D (Gl.) Q J Q K Q (Gl.2) Q T Q T Q (Gl.3) a) Entwurf des JK-Flipflops: Gleichsetzen der Übergangsbedingungen nach Gl. und Gl.2: D J Q K Q b) Entwurf des T-Flipflops: Gleichsetzen von Gl. und Gl.3: D T Q T Q bb. Ü3. Realisierung eines JK- und eines T-Flipflops mit Hilfe eines D-Flipflops

17 Übungsaufgaben mit Lösungen 7 ufgabe 4: Steuerung einer mpelanlage [VHDL] Eine Straßenkreuzung mit Haupt- und Nebenstrecke soll von einer mpelanlage gesteuert werden. Für die Lichtsignale der Hauptstrecke soll gelten: 4 s grün, 2 s gelb, 4 s rot, 2 s rotgelb, usw.. Für die Lichtsignale der Nebenstrecke soll gelten: 6 s grün, 2 s gelb, 22 s rot, 2 s rotgelb, usw.. Beim Umschalten sollen sich die Rotphasen beider mpelanlagen für 2 s überlappen. Daraus folgt, dass innerhalb eines mpelzyklus beide mpelanlagen zweimal für je 2 s gleichzeitig rot geschaltet sind. Zum Entwurf werde ein Zähler eingesetzt. Dessen usgänge sollen über ein Schaltnetz die sechs Lampen der beiden mpelanlagen ansteuern. 4. Geben Sie den Zählertyp und die erforderliche Taktfrequenz an. 4.2 Geben Sie in Form einer Wahrheitstabelle die bhängigkeit der sechs Steuervariablen vom Zählerstand an, nen Sie beim Zählerstand mit der Grünphase der Hauptstrecke. 4.3 Stellen Sie die logischen Gleichungen für die sechs Steuervariablen auf. Zum Entwurf soll ein PL mit nichtnegierten usgängen eingesetzt werden. Minimieren Sie die Gleichungen, so dass die nzahl der erforderlichen Produktterme (UND-Verknüpfungen) des PLs minimal wird. Lösung zu 4.: Da ein Lichtsignalzyklus der Haupt- und Nebenstrecke 32 s benötigt und die kleinste Zeiteinheit 2 s beträgt, ist eine Zählerkapazität von 32 s/2 s = 6 nötig. Gewählt wird ein asynchroner Vorwärts-Dualzähler mit einer Taktfrequenz von,5 Hz. Der Zähler kann asynchron über R rückgesetzt werden (bb Ü4.3).

18 8 Übungsaufgaben mit Lösungen Lösung zu 4.2: Tabelle Ü4. Wahrheitstabelle mit den geforderten Steuervariablen QD QC QB Q GRÜN_H ROT_H GELB_H GRÜN_N ROT_N GELB_N Lösung zu 4.3: bb. Ü4. KV-Diagramme zur Minimierung der logischen Gleichungen GRÜN_H, ROT_H und GELB_H GRÜN_H = () () (2) (3) (4) (5) (6) = QD QB QD QC QD Q ROT_H = (8) (9) () () (2) (3) (4) (5) = QD GELB_H = (7) (5) = QC QB Q GRÜN_N = () () (2) = QD QB QC QD QC QB Q ROT_N = () () (2) (3) (4) (5) (6) (7) (8) (9) (4) (5) = QD QC QB QC QB GELB_N = (9) (3) = QD QB Q

19 Übungsaufgaben mit Lösungen 9 bb. Ü4.2 KV-Diagramme zur Minimierung der logischen Gleichungen GRÜN_N, ROT_N und GELB_N In bb. Ü4.3 ist das Blockschaltbild der mpelsteuerung abgebildet. Der eingesetzte Zähler kann über R = rückgesetzt werden. Dadurch wird die Grünphase für die Hauptstrecke eingeleitet. bb. Ü4.3: Blockschaltbild der mpelsteuerung VHDL-Modell: mpelanlage library ieee; use ieee.std_logic_64.all; use work.std_arith.all; entity ampel is port ( clk, r_neg: in std_logic; -- r_neg = reset nicht gruen_h, rot_h, gelb_h,gruen_n, rot_n, gelb_n: out std_logic); end ampel; architecture verhalten of ampel is -- rchitektur mit 2 Prozessen signal zaehl: std_logic_vector(3 downto ); -- interner Zaehler zaehler: process (r_neg, clk) -- Prozess zur Modellierung des Zaehlers if r_neg='' then zaehl <= ""; -- asynchroner Reset elsif (clk'event and clk='') then zaehl <= zaehl +; end process zaehler; ausgabe: process (zaehl) -- Prozess fuer die usgabe

20 2 Übungsaufgaben mit Lösungen if (zaehl < "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl > "" and zaehl < "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; elsif (zaehl = "") then gruen_h <= ''; rot_h <= ''; gelb_h <= ''; gruen_n <= ''; rot_n <= ''; gelb_n <= ''; end process ausgabe; end verhalten; ufgabe 5: Testbench für einen synchronen Dualzähler [VHDL] Entwerfen Sie eine Testbench für einen synchronen 4-Bit Dualzähler mit asynchronem Reset. Verwenden Sie sowohl eine Testbench mit Testvektoren als auch eine Testbench mit Ein- und usgabedatei. Lösung: Im VHDL-Entwurf wird an einer Stelle ein Fehler eingebaut und die Reaktion auf diesen Fehler wird dokumentiert.. Testbench mit Testvektoren (Kap ) -- zaehler_pack.vhd -- Package zaehler_pack mit der Komponente bin_4 library ieee; use ieee.std_logic_64.all; use ieee.std_logic_unsigned."+"; -- Erweiterung des Operators + auf Vektoren package zaehler_pack is component bin_4 port ( clk, reset: in std_logic; q: buffer std_logic_vector(3 downto )); end component; end zaehler_pack; -- 4-Bit-Dualzaehler mit asynchronem Reset library ieee; use ieee.std_logic_64.all; use ieee.std_logic_unsigned."+";

21 Übungsaufgaben mit Lösungen 2 entity bin_4 is port ( clk, reset: in std_logic; q: buffer std_logic_vector(3 downto )); end bin_4; architecture archcounter of bin_4 is zaehler: process (reset, clk) if reset = '' then q <= ""; elsif (clk'event and clk = '') then -- negative Flanke ist aktiv q <= q + ; if q >= "" then q <= ""; -- eingebauter Fehler "modulo-7-zaehler" end process zaehler; end archcounter; -- test_bench_zaehl.vhd -- Testbench fuer 4-Bit-Dualzaehler mit asynchronem Reset library ieee; use ieee.std_logic_64.all; use work.zaehler_pack.all; entity test_bench_zaehl is end test_bench_zaehl; architecture auto_test of test_bench_zaehl is signal clk,reset: std_logic; signal q: std_logic_vector(3 downto ); type test_vektor is record clk: std_logic; reset: std_logic; q: std_logic_vector(3 downto ); end record; type test_vektor_array is array (natural range <>) of test_vektor; constant test_feld: test_vektor_array:=( (clk => '',reset => '',q => ""), -- neg. Taktflanke aktiv (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""), (clk => '',reset => '',q => ""),

22 22 Übungsaufgaben mit Lösungen (clk => '',reset => '',q => "") ); -- instanziieren der component bin_4 dut: bin_4 port map (clk, reset, q); testen: process -- Testvektor zuweisen und pruefen variable vektor: test_vektor; variable fehler: boolean := false; for i in test_feld'range loop vektor := test_feld(i); clk <= vektor.clk; reset <= vektor.reset; wait for 2 ns; -- Vergleich nach 2ns if q /= vektor.q then assert false report "Zaehler reagiert falsch"; -- zeitabhängige Fehlermeldung fehler := true; wait for 3 ns; -- Taktperiode = ns = 2 x (2+3)ns end loop; -- usgabe eines Reports nach Testende assert not fehler report "Gesamttest ist fehlerhaft" severity note; assert fehler report "Gesamttest ist o.k" severity note; wait; end process testen; end auto_test; Fehlerprotokoll des Compiler ModelSim: # Error: Zaehler reagiert falsch # Time: 72 ns Iteration: Instance: /test_bench_zaehl # Error: Zaehler reagiert falsch # Time: 77 ns Iteration: Instance: /test_bench_zaehl # Error: Zaehler reagiert falsch # Time: 82 ns Iteration: Instance: /test_bench_zaehl # Error: Zaehler reagiert falsch # Time: 87 ns Iteration: Instance: /test_bench_zaehl # Note: Gesamttest ist fehlerhaft # Time: 9 ns Iteration: Instance: /test_bench_zaehl Nachdem der Fehler beseitigt ist, wird erneut compiliert und mit dem Run-Kommando ausgeführt: Protokoll des Compiler ModelSim mit fehlerfreiem VHDL-Modell: run -all # Note: Gesamttest ist o.k # Time: 9 ns Iteration: Instance: /test_bench_zaehl

23 2. Testbench mit Ein- und usgabedatei Übungsaufgaben mit Lösungen 23 Beim zweiten Test wird - wie in Kap erläutert - die Eingabe der Stimuli über eine formatierte Textdatei vorgenommen. In gleicher Weise werden die Testergebnisse formatiert in einer usgabedatei abgelegt. Im folgenden Beispiel wird vorausgesetzt, dass die compilierten Packages zaehler_pack und text_io in der Work-Library gespeichert sind. -- tb_zaehl_io.vhd -- Testbench mit Ein- und usgabedatei library ieee; use ieee.std_logic_64.all; use std.textio.all; use work.text_io_pack.all; -- siehe Kap use work.zaehler_pack.all; entity tb_textio is -- Testbench end tb_textio; architecture auto_test of tb_textio is signal clk,reset: std_logic; signal q: std_logic_vector(3 downto ); dut: bin_4 port map (clk, reset, q); testen: process file eingabe_datei: text is in "zaehl_ein.txt"; file ausgabe_datei: text is out "zaehl_aus.txt"; variable zeile_ein,zeile_aus: line; variable v_clk: std_logic; variable v_reset: std_logic; variable v_q: std_logic_vector(3 downto ); variable aus_q: std_logic_vector(3 downto ); variable fehler: boolean := false; variable gut: boolean; variable char: character; variable fehler_aus: string( to 4) := "nein"; constant abstand_2: string( to 2) := " "; constant abstand_3: string( to 3) := " "; constant abstand_4: string( to 4) := " "; -- Ueberschrift der usgabedatei constant ueber: string( to 29) := "clk reset q qsoll Fehler"; -- Stimuli-Eingabe -- Ergebnis-usgabe write(zeile_aus, ueber); -- Ueberschriftausgabe writeline(ausgabe_datei, zeile_aus); -- usgabe der Zeile writeline(ausgabe_datei, zeile_aus); -- usgabe einer Leerzeile zeile_loop: while not endfile(eingabe_datei) loop readline (eingabe_datei,zeile_ein); -- Zeile einlesen -- Zeile auswerten: Uebergabe an Signale -- ueberspringe Zeile, falls Zeichen kein Tabulator read (zeile_ein,char,gut); if not gut or char /= HT then next; assert gut

24 24 Übungsaufgaben mit Lösungen report "Fehler beim Lesen" severity note; read (zeile_ein,v_clk,gut); next when not gut; read (zeile_ein,char); read (zeile_ein,v_reset,gut); next when not gut; read (zeile_ein,char); read (zeile_ein,v_q,gut); next when not gut; clk <= v_clk; -- Typ-Konvertierung: variable --> signal reset <= v_reset; wait for 2 ns; -- ueberpruefen des Ergebnisses aus_q := q; if aus_q /= v_q then assert false report "Zaehler reagiert falsch"; fehler := true; fehler_aus := " ja "; -- formatierte usgabe write(zeile_aus, ' '); write(zeile_aus, v_clk); write(zeile_aus, abstand_4); write(zeile_aus, v_reset); write(zeile_aus, abstand_3); write(zeile_aus, aus_q); write(zeile_aus, abstand_3); write(zeile_aus, v_q); write(zeile_aus, abstand_3); write(zeile_aus, fehler_aus); writeline(ausgabe_datei, zeile_aus); fehler_aus := "nein"; wait for 3 ns; -- Taktperiode = ns = 2 x (2+3)ns end loop zeile_loop; -- usgabe eines Reports assert not fehler report "Gesamtbewertung: Zaehler ist fehlerhaft" severity note; assert fehler report "Gesamtbewertung: Zaehler ist o.k" severity note; wait; end process testen; end auto_test; Fehlerprotokoll ModelSim: (s. o)

25 Übungsaufgaben mit Lösungen 25 Tabelle Ü5. Ein- und usgabedatei, die innerhalb der Testbench verwendet werden eingabe_datei: zaehl_ein.txt 4-Bit-Binärzähler mit asnchronem Reset ausgabe_datei: zaehl_aus.txt clk reset q qsoll Fehler nein nein nein nein nein nein nein nein nein nein nein nein nein nein ja ja ja ja ufgabe 6: VHDL-Entwurf des programmierbaren Synchronzählers 7463 [VHDL] Entwerfen Sie das VHDL-Modell des programmierbaren synchronen 4-Bit-Dualzählers Eine detaillierte Beschreibung des Zählertyps finden Sie in Kapitel Lösung: -- Ladbarer 4-Bit-Binaerzaehler: Typ SN Steuereingaenge: clr, load, ent, enp -- Takteingang clk -- Ladeeingaenge: d (4-Bit-Vektor) -- usgaenge: q (4-Bit-Vektor) und Uebertrag rco library ieee; use ieee.std_logic_64.all; use ieee.std_logic_unsigned. + ; entity SN7463 is port ( clr, load, ent, enp: in std_logic; clk: in std_logic; d: in std_logic_vector(3 downto ); q: buffer std_logic_vector(3 downto ); rco: out std_logic); end SN7463 ;

26 26 Übungsaufgaben mit Lösungen architecture arch_bin4 of SN7463 is constant tco: time := 8 ns; constant tpd: time := ns; zaehlen: process (clk) if (clk'event and clk = '') then if clr = '' then -- synchroner Reset q <= (others => '') after tco; elsif load = '' then q <= d after tco; elsif (ent = '' and enp = '') then -- zaehlt, falls beide enable aktiv q <= q + after tco; end process zaehlen; ueberlauf: rco <= '' after tpd when q = 5 and ent = '' else '' after tpd; end arch_bin4; ufgabe 7: Synchroner Modulo-5-Zähler [VHDL] Geben Sie zu den drei Unterpunkten jeweils die nichtnegierten disjunktiven Minimalformen an. 7. Entwerfen Sie mit Hilfe von D-Flipflops einen synchronen Modulo-5 Zähler. Der Zähler soll vorwärts zählen. 7.2 Entwerfen Sie mit Hilfe von D-Flipflops einen synchronen Modulo-5 Zähler. Der Zähler soll rückwärts zählen. 7.3 Entwerfen Sie mit Hilfe von D-Flipflops einen umschaltbaren synchronen Modulo-5 Zähler. Mit UM = soll vorwärts und mit UM = soll rückwärts gezählt werden. Lösung: 7. Vorwärtszähler Tabelle Ü7. Wahrheitstabelle für den synchronen Modulo-5-Vorwärtszähler QC QB Q Zahl QC QB Q

27 Übergangsbedingung für das D-Flipflop: D = Q D Q () (2) Q QC DB QB () (2) QQB QQB DC QC (3) QQB Übungsaufgaben mit Lösungen 27 bb. Ü7. Schaltung des Modulo-5-Vorwärtszählers 7.2 Rückwärtszähler Tabelle Ü7.2 Wahrheitstabelle für den synchronen Modulo-5-Rückwärtszähler Übergangsbedingung für das D-Flipflop: D = Q D Q (2) (4) QC QQB DB QB (3) (4) QC QQB DC QC () Q QB QC QC QB Q Zahl QC QB Q Es gilt die Schaltung nach bb. Ü7..

28 28 Übungsaufgaben mit Lösungen 7.3 Umschaltbarer Vor-/Rückwärtszähler Für die Umschaltvariable UM wird in der Wahrheitstabelle eine zusätzliche Eingangsgröße berücksichtigt. Übergangsbedingung für das D-Flipflop: D = Q D Q () (2) () (2) QC UM QQB Q QC UM DB QB () (2) () (2) QC UM Q QBUM Q QBUM Q QB UM DC QC (3) (8) QQB UM QQB QC UM Tabelle Ü7.3 Wahrheitstabelle für ufgabe 7.3 UM QC QB Q Zahl QC QB Q bb. Ü7.2 Schaltung des umschaltbaren Modulo-5- Vorwärts-/Rückwärtszählers VHDL-Modell: Umschaltbarer Modulo-5-Zähler library ieee; use ieee.std_logic_64.all; entity mod_5_um is port ( clk, pon, um: in std_logic; q: out std_logic_vector (2 downto )); end mod_5_um; architecture verhalt_mod_5 of mod_5_um is -- Realisierung mit einer Zustandsmaschine type zustand_type is (S, S, S2, S3, S4);

29 Übungsaufgaben mit Lösungen 29 signal zustand: zustand_type; zustand_machine: process (clk, pon) --Registerausgabe if pon = '' then q <= ""; zustand <= S; -- nfangszustand elsif clk'event and clk = '' then case zustand is -- Zustandsfolge ist von "um" abhaengig when S => if um='' then zustand <= S4; q <= ""; elsif um='' then zustand <= S; q <= ""; when S => if um='' then zustand <= S; q <= ""; elsif um='' then zustand <= S2; q <= ""; when S2 => if um='' then zustand <= S; q <= ""; elsif um='' then zustand <= S3; q <= ""; when S3 => if um='' then zustand <= S2; q <= ""; elsif um='' then zustand <= S4; q <= ""; when S4 => if um='' then zustand <= S3; q <= ""; elsif um='' then zustand <= S; q <= ""; when others => null; end case; end process zustand_machine; end verhalt_mod_5; ufgabe 8: Entwurf eines synchronen Schaltwerks (Moore-utomat) [VHDL] Gegeben ist ein Takt mit der Periodendauer T p = s und ein zum Takt asynchrones Eingangssignal X (bb. Ü8.). Die Eingangsimpulse sind breiter als T p und der bstand zwischen den Eingangsimpulsen, gemessen von negativer Flanke bis zur nächstfolgenden positiven, ist größer als 3 T p. Entwerfen Sie einen digitalen Differenzierer, der sowohl nach der positiven als auch nach der negativen Flanke eines Eingangsimpulses je einen zur positiven Taktflanke synchronen Impuls der Breite T p ausgibt. uch als Reaktion auf schmale Eingangsimpulse sollen an Y zwei Impulse in einem bstand der Taktperiode T p ausgegeben werden. Die synchrone usgabe an Y soll so schnell wie möglich erfolgen (bb. Ü8.).

30 3 Übungsaufgaben mit Lösungen bb. Ü8. Signalzeitplan des digitalen Differenzierers nleitung: Setzen Sie zur Lösung der ufgabe ein synchrones Schaltwerk vom Typ Moore-utomat ein. Stellen Sie das entsprechende Zustandsdiagramm und die Zustandsfolgetabelle auf und reduzieren Sie die Zustände soweit wie möglich. Entwerfen Sie anhand der Zustandsfolgetabelle ein synchrones Schaltwerk mit D- Flipflops als Zustandsvariablenspeicher. Lösung: Zur Lösung der ufgabe wird zunächst ein Zustandsdiagramm entworfen. nhand der ufgabenstellung wird schrittweise das Zustandsdiagramm a) in bb. Ü8.2 entwickelt. Nach dem Einschalten der Versorgungsspannung (pon) wird der nfangszustand erreicht. In diesem Zustand gibt das Schaltwerk am usgang Y den Logik-Zustand aus und wartet (Warteschleife für X = ) bis das Eingangssignal X den Logik-Zustand annimmt. Für X = erfolgt mit der nächsten positiven Taktflanke der Übergang in den Zustand. Im Zustand wird an Y für eine Taktperiode der Logik-Zustand ausgegeben. Mit der nächsten positiven Taktflanke erfolgt für X = (kurzer Eingangsimpuls) der Übergang nach Zustand 4, während für X = (breiter Impuls) der Folgezustand 2 erreicht wird. In beiden Zuständen (2 und 4) wird Y = ( Y = ) ausgegeben. Von Zustand 4 ausgehend wird für X = ( X = ) zunächst der Zustand 5 erreicht, in dem Y = wird (zweiter usgabeimpuls) und anschließend der nfangszustand. Sowohl im Zustand 4 als auch im Zustand 5 kann aufgrund der Randbedingung "Minimaler bstand zwischen zwei Eingangsimpulsen ist größer als 3 T p " das Eingangssignal X nicht werden. Falls ein breiter Eingangsimpuls vorliegt, wartet das Schaltwerk im Zustand 2 das Impulsende (Warteschleife für X = ) ab und geht dann für X = ( X = ) mit der nächsten positiven Flanke in den Zustand 3 über. Im Zustand 3 wird für eine Taktperiode Y = ausgegeben, und anschießend erfolgt der Übergang in den nfangszustand. ufgrund des minimalen bstands der Eingangsimpulse von größer 3 T p kann im Zustand 3 die Eingangsvariable X nicht "" werden.

31 Übungsaufgaben mit Lösungen 3 bb. Ü8.2 Zustandsdiagramm des digitalen Differenzierers Die zu dem Zustandsdiagramm in bb. Ü8.2 a) zugehörige Zustandsfolgetabelle ist in Tabelle Ü8. a) dargestellt. Die Zustände 3 und 5 in Tabelle Ü8. a) sind äquivalent und werden zu dem Zustand 3 zusammengefasst. Wenn man die Zustandsnummer 5 durch 3 ersetzt, erkennt man, dass die Zustände 2 und 4 ebenfalls äquivalent sind. Sie werden zu dem Zustand 2 zusammengefasst. Die sich daraus ergebende reduzierte Zustandsfolgetabelle ist in Tabelle Ü8. b) abgebildet und das zugehörige Zustandsdiagramm ist in bb. Ü8.2 b) skizziert. Tabelle Ü8. Gegenüberstellung der nichtreduzierten (links) und der reduzierten Zustandsfolgetabelle (rechts) Eingang Zustand usgang Eingang Zustand usgang m m m+ m m m m+ m X Z Z Y X Z Z Y

32 32 Übungsaufgaben mit Lösungen Tabelle Ü8.2 usführliche Form der reduzierten Zustandsfolgetabelle Eing. (dez.) Zustand (dez.) usg. (dez.) Eingangsvariablen Zustandsvariablen m m m+ m m m m+ m X Z Z Y X Z Z2 Z Z2 Y nhand der ausführlichen Zustandsfolgetabelle in Tabelle Ü8.2 werden mit Hilfe der KV-Diagramme (bb. Ü8.3) die Gleichungen D und D2 für die D- Flipflops sowie die usgangsgleichung Y bestimmt. Für die KV-Diagramme gilt folgende Zuordnung: X: 2 2 Z: 2 Z2: 2 ugangsvariablen bb. Ü8.3 KV-Diagramme für D, D2 und Y Z = D = () (5) (2) (6) = Z Z2 Z Z2 Z2 = D2 = (4) (2) = X Z Z2 X Z Z2 Y = () (5) (3) (7) = Z2 Das gesuchte Schaltwerk ist in bb. Ü8.4 abgebildet. Für die technische Realisierung kann ein PL mit Registerausgang eingesetzt werden. In diesem Fall wird zur Lösung der ufgabe nur ein integrierter Baustein benötigt.

33 Übungsaufgaben mit Lösungen 33 bb. Ü8.4 Schaltung des digitalen Differenzierers Das Schaltwerk in bb. Ü8.4 ist ein Moore-utomat mit synchroner usgabe Y = Z2. Die im Zustandsdiagramm (bb. Ü8.2) gekennzeichnete Möglichkeit, über einen Einschaltimpuls ( pon) den nfangszustand zu erreichen, wird im Schaltwerk über den negierten Rücksetzeingang am D-Register mit pon = realisiert. VHDL-Modell: Digitaler Differenzierer mit zwei usgabeimpulsen library ieee; use ieee.std_logic_64.all; entity differ_2 is port ( clk, x, pon: in std_logic; y: out std_logic); end differ_2; architecture differ_2_arch of differ_2 is type zustand_type is (S, S, S2, S3); signal zustand: zustand_type; zustand_machine: process (clk, pon) if pon='' then zustand <= S; -- mit pon = in den nfangszustand elsif clk'event and clk = '' then case zustand is when S => -- Zustand (S) if x='' then zustand <= S; elsif x='' then zustand <= S; when S => -- Zustand (S) zustand <= S2; when S2 => if x='' then zustand <= S2; elsif x='' then zustand <= S3; when S3 => if x='' then zustand <= S; -- Zustand 2 (S2) -- Zustand 3 (S3)

34 34 Übungsaufgaben mit Lösungen end case; end process; y_zuweisung: -- Signal-Zuweisung fuer kombinatorische usgabe y <= '' when (zustand = S or zustand = S3) else ''; end differ_2_arch; ufgabe 9: Entwurf eines synchronen Schaltwerks (Mealy-utomat) [VHDL] Gegeben ist ein Takt mit der Periodendauer T p = s und ein zum Takt asynchrones Eingangssignal X (bb. Ü9.). Die Eingangsimpulse sind breiter als T p und der bstand zwischen den Eingangsimpulsen, gemessen von negativer Flanke bis zur nächstfolgenden positiven, ist größer als 3 T p. Entwerfen Sie einen digitalen Differenzierer, der unmittelbar nach der positiven Flanke eines Eingangsimpulses einen H-Impuls am usgang ausgibt. Verzögerungszeiten der im Schaltwerk eingesetzten Gatter und Flipflops seien vernachlässigbar. Der usgabeimpuls Y soll breiter als 2 T p, jedoch schmaler als 3 T p sein und synchron mit der positiven Taktflanke beendet werden (bb. Ü9.). bb. Ü9. Signalzeitplan des digitalen Differenzierers nleitung: Setzen Sie zur Lösung der ufgabe ein synchrones Schaltwerk vom Typ Mealy-utomat ein. Stellen Sie das entsprechende Zustandsdiagramm und die Zustandsfolgetabelle auf und reduzieren Sie die Zustände soweit wie möglich. Entwerfen Sie anhand der Zustandsfolgetabelle ein synchrones Schaltwerk mit D- Flipflops als Zustandsvariablenspeicher. Lösung: Zur Lösung der ufgabe wird zunächst ein Zustandsdiagramm entworfen. nhand der ufgabenstellung wird schrittweise das Zustandsdiagramm a) in bb. Ü9.2 entwickelt. Nach dem Einschalten der Versorgungsspannung (pon) wird der nfangszustand erreicht. In diesem Zustand gibt das Schaltwerk am usgang Y für X = den Logik-Zustand und für X = den Logik-Zustand aus. So-

35 Übungsaufgaben mit Lösungen 35 lange X = ist, bleibt das Schaltwerk in einer Warteschleife. Für X = erfolgt mit der nächsten positiven Taktflanke der Übergang in den Zustand. Im Zustand wird an Y für eine Taktperiode der Logik-Zustand ausgegeben. Mit der nächsten positiven Taktflanke erfolgt für X = (kurzer Eingangsimpuls) der Übergang nach Zustand 4, während für X = (breiter Impuls) der Folgezustand 2 erreicht wird. In beiden Zuständen (2 und 4) wird Y = ausgegeben. Da im Zustand für X = und in zwei aufeinander folgenden Zuständen ( und 2 bzw. und 4) am usgang Y = ausgegeben wird, sind die usgangsimpulse breiter als 2 T p und schmaler als 3 T p. bb. Ü9.2 Zustandsdiagramm des digitalen Differenzierers Vom Zustand 4 ausgehend wird für X = ( X = ) der nfangszustand erreicht. Im Zustand 4 kann aufgrund der Randbedingung Minimaler bstand zwischen zwei Eingangsimpulsen ist größer als 3 T p das Eingangssignal X nicht werden. Im Zustand 2 verzweigt sich der Signalfluss. Für X = ( X = ) wird der nfangszustand und für X = der Zustand 3 erreicht. Im Zustand 3 wartet das Schaltwerk das Impulsende (Warteschleife für X = ) ab und geht dann für X = ( X = ) mit der nächsten positiven Flanke in den Zustand über. Im Zustand 3 wird Y = ( Y = ) ausgegeben. Die zu dem Zustandsdiagramm in bb. Ü9.2 a) zugehörige Zustandsfolgetabelle ist in Tabelle Ü9. a) dargestellt. Die Zustände 2 und 4 in Tabelle Ü9. a) sind äquivalent und werden zu dem Zustand 2 zusammengefasst. Die sich daraus ergebende reduzierte Zustandsfolgetabelle ist in Tabelle Ü9. b) abgebildet und das zugehörige Zustandsdiagramm ist in bb. Ü9.2 b) skizziert.

36 36 Übungsaufgaben mit Lösungen Tabelle Ü9. Gegenüberstellung der nichtreduzierten und der reduzierten Zustandsfolgetabelle a) Zustandsfolgetabelle b) Reduzierte Zustandsfolgetabelle Eingang Zustand usgang m m m+ m X Z Z Y Eingang Zustand usgang m m m+ m X Z Z Y Tabelle Ü9.2 usführliche Form der reduzierten Zustandsfolgetabelle Eing. (dez.) Zustand (dez.) usg. (dez.) Eigangsvariablen Zustandsvariablen m m m+ m m m m+ m X Z Z Y X Z Z2 Z Z2 Y ugangsvariablen nhand der ausführlichen Zustandsfolgetabelle in Tabelle Ü9.2 werden mit Hilfe der KV-Diagramme (bb. Ü9.3) die Gleichungen D und D2 für die D- Flipflops sowie die usgangsgleichung Y bestimmt.

37 Übungsaufgaben mit Lösungen 37 Für die KV-Diagramme gilt folgende Zuordnung: X Z Z2 bb. Ü9.3 KV-Diagramme für D, D2 und Y Minimale Gleichungen für Z, Z2 und Y: Z = D = () (5) (6) (7) = Z Z2 X Z Z2 = D2 = (4) (6) (7) = X Z2 X Z Y = (4) () (5) (2) (6) = Z Z2 Z Z2 X Z2 Das gesuchte Schaltwerk ist in bb. Ü9.4 abgebildet. Für die technische Realisierung kann ein PL mit zusätzlichen Registerausgängen eingesetzt werden. In diesem Fall wird zur Lösung der ufgabe nur ein integrierter Baustein benötigt. Das Schaltwerk in bb. Ü9.4 ist ein Mealy-utomat mit asynchroner usgabe am usgang Y. Die im Zustandsdiagramm (bb. Ü9.2) markierte Möglichkeit, über einen Einschaltimpuls ( pon) den nfangszustand zu erreichen, wird im Schaltwerk über den negierten Rücksetzeingang am D-Register mit pon = realisiert. bb. Ü9.4 Schaltung des digitalen Differenzierers VHDL-Modell: Digitaler Differenzierer als Mealy-utomat library ieee; use ieee.std_logic_64.all; entity diff_mealy is port ( clk, pon, x: in std_logic; y: out std_logic); end diff_mealy;

38 38 Übungsaufgaben mit Lösungen architecture diff_mealy_arch of diff_mealy is type zustand_type is (S, S, S2, S3); signal zustand: zustand_type; zustand_machine: process (clk, pon) if pon='' then zustand <= S; -- pon = --> nfangszustand elsif clk'event and clk = '' then case zustand is when S => if x='' then zustand <= S; elsif x='' then zustand <= S; when S => zustand <= S2; when S2 => if x='' then zustand <= S; elsif x='' then zustand <= S3; when S3 => if x='' then zustand <= S3; elsif x='' then zustand <= S; end case; end process; y_assignment: -- Kombinatorische usgabe fuer Mealy-utomat y <= '' when (zustand = S and x='') else '' when (zustand = S and x='') else '' when (zustand = S) else '' when (zustand = S2) else ''; end diff_mealy_arch; ufgabe 2: Entwurf eines synchronen Schaltwerks mit Registerausgabe [VHDL] Für die Steuerung der Datenübergabe von einem Rechner an zwei Messgeräte soll ein synchrones Schaltwerk entworfen werden. Es werden nacheinander Datenwörter gesendet, die von den Messgeräten empfangen und quittiert werden. Ein neues Datenwort wird mit der positiven Flanke am usgang Y des Schaltwerks gesendet und bleibt bis zur negativen Flanke von Y gültig. Der usgang Y soll solange im -Zustand bleiben, bis beide Messgeräte das Datenwort empfangen und und durch einen -Impuls quittiert haben. Nach einer kurzen Pause wird anschließend das nächste Datenwort mit einem neuen -Impuls am usgang Y übergeben (s. bb. Ü2.).

39 Übungsaufgaben mit Lösungen 39 Es gilt: a) Die Übernahme der Daten am Messgerät ist mit der negativen Flanke des Quittungssignals X bzw. X2 abgeschlossen. b) Impulsbreite von X bzw. X2 ist größer als,2 s und kleiner als s. c) Impulspause am usgang Y ist größer als,5 s. Zur Lösung der ufgabenstellung soll ein synchroner Moore-utomat mit Registerausgabe eingesetzt werden. Bestimmen Sie die erforderliche Taktfrequenz und begründen Sie Ihre Wahl. Geben Sie das Zustandsdiagramm und die Zustandsfolgetabelle in ausführlicher Form an. Reduzieren Sie die nzahl der Zustände, falls es möglich ist. Die digitale Schaltung ist nicht erforderlich. Geben Sie ein geeignetes VHDL-Modell an, das eine Registerausgabe ermöglicht. nm.: Es ist sichergestellt, dass stets beide Messgeräte Quittungssignale senden. bb. Ü2. Beispiel für den Signalverlauf am Ein- und am usgang des Schaltwerks Lösung: Es soll gelten:,5 s T.2 s, damit ein Impuls einerseits sicher erfasst wird und andererseits die Impulspause an Y groß genug ist. Gewählt wird T = s. Y an ein Register (z.b. D-Flipflop) angeschlossen und der entsprechende Wert wird mit der nächsten aktiven Taktflanke als Y am Registerausgang ausgegeben. Tabelle Ü2. Zustandsfolgetabelle für einen Moore-tomaten mit Registerausgabe X X2 Z Z2 Z3 Z Z2 Z3 Y

40 4 Übungsaufgaben mit Lösungen VHDL-Modell: Moore-utomat mit Registerausgabe library ieee; use ieee.std_logic_64.all; entity daten_ueber is port ( pon,clk: in std_logic; x: in std_logic_vector ( to 2); y: out std_logic); end daten_ueber; architecture arch_ueber of daten_ueber is type states is (S,S,S2,S3,S4); -- Typdeklaration signal zustand: states; reg_aus: process(clk, pon) if pon=''then -- pon = ---> nfangszustand zustand <= S; y <= ''; elsif (clk'event and clk = '') then y <= ''; -- y = ist die Voreinstellung case zustand is -- wenn IST-Zustand gleich... when S => zustand <= S; when S => case x is when "" => zustand <= S; when "" => zustand <= S4; when "" => zustand <= S2; when others => zustand <= S3; end case; when S2 => if (x = "" or x = "") then -- X= oder X=2 zustand <= S2; else -- X= oder X=3 zustand <= S3; when S3 => if x="" then zustand <= S; y <= ''; -- Folgezustand ist abhaengig von x -- Y= gilt fuer den Zustand S