Digitaltechnik. 2 Technologie. Revision 1.05

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1 Digitaltechnik 2 Technologie A Revision.05

2 Abstrakte Schalter Schalter in Hardware Integrierte Schaltkreise Physikalische Aspekte Latches, Flipflops und Clocks Field-Programmable Gate Arrays (FPGAs)

3 Logikgatter Logic Gates Grundbaustein von digitalen Schaltungen Implementieren Boole sche Funktionen Gatter hat mehrere Eingänge, meist einen Ausgang Logische Belegung pro Verbindung (Eingang/Ausgang): 0 oder Physikalische Repräsentation: 0 Spannung 0V Spannung 3.3V Digitaltechnik Kapitel 2: Technologie 3

4 Abstrakte Schalter x x Schaltet für x = Schaltet für x = 0 Idee: Schalter geschlossen oberer und unterer Anschluss verbunden Digitaltechnik Kapitel 2: Technologie 4

5 Inverter und NOR als Beispiel Inverter logische Negation invertiert den Eingangswert x x 0 0 NOR Disjunktion mit anschließender Negation Ausgang gdw. beide Eingänge 0 x y x + y Digitaltechnik Kapitel 2: Technologie 5

6 Inverter mit abstrakten Schaltern x y Eingang Ausgang Wie ein kaputter Mischer in der Dusche für warmes und kaltes Wasser! (entweder kaltes Wasser von unten, oder warmes von oben) Digitaltechnik Kapitel 2: Technologie 6

7 Inverter mit komplementären Schaltern sperrt x y Eingang Ausgang Warmer Eingang schaltet nur den unteren Schalter! Digitaltechnik Kapitel 2: Technologie 7

8 Inverter mit komplementären Schaltern x y Eingang Ausgang Kalter Eingang schaltet nur den oberen Schalter! Digitaltechnik Kapitel 2: Technologie 8

9 NOR mit abstrakten Schaltern x y Eingänge Ausgang z = x nor y Digitaltechnik Kapitel 2: Technologie 9

10 NOR mit abstrakten Schaltern x y Eingänge Ausgang z = x nor y Digitaltechnik Kapitel 2: Technologie 0

11 NOR mit abstrakten Schaltern x y Eingänge zweiter Schalter sperrt immer noch Ausgang z = x nor y Digitaltechnik Kapitel 2: Technologie

12 NOR mit abstrakten Schaltern x y Eingänge Ausgang z = x nor y Digitaltechnik Kapitel 2: Technologie 2

13 Geläufige Schalter-Implementierungen Technologie: Physikalische Implementierung eines Schalters Beispiele: Vakuum-Röhre BJT: Bipolar Junction Transistor, verwendet in TTL TTL: Transistor-Transistor Logik FET: Feld Effekt Transistor, verwendet in MOS MOS von MOSFET = Metal Oxide Semiconducter CMOS: Complementary MOS (unser Hauptinteresse) Digitaltechnik Kapitel 2: Technologie 3

14 NMOS Source Metall Gate Metall Drain Metall Insulator SiO 2 n dotiert n dotiert Substrat p dotiert Implementierung eines Schalters mit dotiertem Silizium n/p-dotierung: Überschuss negativer/positiver Ladungsträger Dual dazu PMOS: Spannungen und logische Zustände jeweils umgekehrt! Digitaltechnik Kapitel 2: Technologie 4

15 NMOS Offen Source n dotiert Gate Sperrschicht Substrat p dotiert n dotiert Drain Insulator SiO 2 Spannung Gate/Source 0 V: Schalter offen (kein Strom) Digitaltechnik Kapitel 2: Technologie 5

16 NMOS Geschlossen Source n dotiert Gate n Kanal Substrat p dotiert n dotiert Drain Insulator SiO 2 Spannung Gate/Source > 0 V: Schalter geschlossen (pos. Drain/Source Strom) Digitaltechnik Kapitel 2: Technologie 6

17 Schaltbilder Drain Drain Gate Gate Source NMOS Source PMOS Digitaltechnik Kapitel 2: Technologie 7

18 CMOS Inverter VDD IN PMOS OUT IN auf 0: PMOS schaltet, NMOS sperrt OUT auf GND NMOS IN auf : PMOS sperrt, NMOS schaltet OUT auf 0 Tipp: http: //tams-www.informatik.uni-hamburg.de/applets/cmos/ Java Animationen der meisten Gatter Digitaltechnik Kapitel 2: Technologie 8

19 CMOS NOR VDD y x nor y x GND Digitaltechnik Kapitel 2: Technologie 9

20 CMOS NAND VDD x y x nand y GND Digitaltechnik Kapitel 2: Technologie 20

21 CMOS AND-NOR x y VDD u v (x and y) nor (u and v) x u y v GND Digitaltechnik Kapitel 2: Technologie 2

22 Threestate-Buffer VDD in not en out in wird negiert durchgeleitet zu out gdw. en auf liegt, sonst ist en out hochohmig (unverbunden) GND Digitaltechnik Kapitel 2: Technologie 22

23 Transmission-Gate Alternative Implementierung eines Threestate-Buffers mit Transmission-Gate VDD not en in out en GND Drei logische Ausgangs-Zustände: 0,, Z (hochohmig) Digitaltechnik Kapitel 2: Technologie 23

24 Multiplexer z x not z not z out out = if z then y else x braucht weniger Transistoren (Übung!) Switch-level Modellierung in Verilog y z Digitaltechnik Kapitel 2: Technologie 24

25 Integrierte Schaltkreise IC = Integrated Circuits NAND Gatter Zwei Eingänge Ein Ausgang Digitaltechnik Kapitel 2: Technologie 25

26 Integrierte Schaltkreise IC = Integrated Circuits Digitaltechnik Kapitel 2: Technologie 26

27 Leiterplatten-Entwurf PCB = Printed Circuit Boards Zusammenlöten oder Verdrahten von kleinen ICs Fixkosten: Prototyp für Platinen (Leiterplatten) recht billig Aufwendige Produktion Langsam und nur mäßig flexibel Teuer in großen Stückzahlen Digitaltechnik Kapitel 2: Technologie 27

28 Leiterplatten-Entwurf PCB = Printed Circuit Boards DIP SOP TSSOP Digitaltechnik Kapitel 2: Technologie 28

29 VLSI Very Large Scale Integration (sehr hohe Integrationsdichte), auch LSI Stückpreis gering Masken sehr teuer (bis zu Million Dollar) Lithographische Produktion von sehr vielen Gattern auf einem Chip Gemessen in Transistoren (Ungefähr 4-0 Transistoren pro Gatter) Millionen Gatter auf einem Chip (halbe Milliarde Transistoren) Strukturgröße: kleinste Struktur Chip (00 nm = 0.0 µm) Erlaubt System on a Chip Digitaltechnik Kapitel 2: Technologie 29

30 VLSI Intel Prescott, 90nm Prozess, 25 Mio. Transistoren auf 22mm 2 Digitaltechnik Kapitel 2: Technologie 30

31 Einzelpreis und Fixkosten Je kleiner der Einzelpreis desto höher die Fixkosten (z.b. Masken) ASICs (Application-Specific IC) für hohe Stückzahlen ASICs werden zumeist vom Chip-Hersteller speziell gefertigt Programmierbare Schaltkreise können vom Designer angepasst werden Digitaltechnik Kapitel 2: Technologie 3

32 Spannungs-Level für CMOS 5V Typischer Name Beschreibung Wert V IHmax max. Spannung erkannt als logisch 5.0 V V IHmin min. Spannung erkannt als logisch 3.5 V V ILmax max. Spannung erkannt als logisch 0.0 V V ILmin min. Spannung erkannt als logisch V V OHmax max. Spannung erzeugt als logisch 5.0 V V OHmin min. Spannung erzeugt als logisch 4.9 V V OLmax max. Spannung erzeugt als logisch 0 0. V V OLmin min. Spannung erzeugt als logisch V Digitaltechnik Kapitel 2: Technologie 32

33 Inverter Kennlinie V O V OHmin V OLmax V ILmax VIHmin VI Digitaltechnik Kapitel 2: Technologie 33

34 Störabstand Störabstand erlaubt erst zuverlässige digitale Schaltungen! V O V I 5V V OHmin Störabstand High 5V V IHmin V ILmax 0V V OLmax Störabstand Low 0V V O V I Zwei Inverter in Serie Digitaltechnik Kapitel 2: Technologie 34

35 Fanout-Begrenzung Fanout = Anzahl Gatter verbunden mit dem Ausgang eines Gatters Begrenzung Max-Fanout in TTL: Verteilung des Stromes verringert erreichte Eingangsspannung Typischer Wert 20 Gatter Begrenzung Max-Fanout in CMOS: geringer Stromfluss aber kapizitäre Effekte der Verbindungen (interconnect) hohe Kapazität am Ausgang führt zu langen Schaltzeiten lässt sich erst nach dem Layout berechnen Digitaltechnik Kapitel 2: Technologie 35

36 Fanout-Bäume Abhilfe bei Überschreiten der Fanoutbegrenzung: Fanout-Baum (engl. Fanout-Tree) Digitaltechnik Kapitel 2: Technologie 36

37 Schaltzeiten Bisherige Idealisierung: Umschalten ist unendlich schnell Tatsächlicher Signalüberang t tlh Kompromiss t thl Digitaltechnik Kapitel 2: Technologie 37

38 Schaltzeiten V I V O t phl t plh Zeit Zeit t phl Schaltzeit von High nach Low t plh Schaltzeit von Low nach High Digitaltechnik Kapitel 2: Technologie 38

39 Timing-Diagramm a b c z a b c z ns 0 ns 20 ns 30 ns 40 ns Das Timing-Diagramm zeigt zeitliche Abhängigkeiten zwischen den Signalen Digitaltechnik Kapitel 2: Technologie 39

40 Schaltzeiten in Verilog Kombinatorische Logik mit Verzögerung: assign #delay x= a b; Nur zur Modellierung und Simulation das Synthesetool kann die tatsächlichen Schaltzeiten nicht beeinflussen Generierung von Testvektoren mit einem initial begin... end Block Digitaltechnik Kapitel 2: Technologie 40

41 Schaltzeiten in Verilog timescale ns / ns module gate delay(input a, output b, c, z); assign #0 b =!a; 5 assign #0 c =!b; assign #0 z =!c; endmodule module gate delay tb; 0 wire b, c, z; reg a; gate delay M(a, b, c, z); 5 initial begin a=0; #50; a=; #0; a=0; end endmodule Digitaltechnik Kapitel 2: Technologie 4

42 Kritischer Pfad Gatter AND OR XOR NOT Laufzeit 3 ns 4 ns 7 ns 5 ns Gesamtverzögerung: NOT+XOR+OR = = 6 ns Digitaltechnik Kapitel 2: Technologie 42

43 Verfahren zur Bestimmung des längsten Pfades Längster Pfad ➀ Die Eingänge der Schaltung mit 0 beschriften. ➁ ➂ Für alle Gatter, deren Eingänge beschriftet sind: den Ausgang des Gatters mit max{eingänge } + t p beschriften. Sind noch unbeschriftete Ausgangsleitungen vorhanden, dann gehe zu ➁. ➃ Die Länge des längsten Pfades ist max{ausgänge }. Digitaltechnik Kapitel 2: Technologie 43

44 Hazards a c b c d e z a b c c d e z Digitaltechnik Kapitel 2: Technologie 44

45 Hazards a c b c d e z a b c c d e z Ausgangssignal z wechselt zweimal bevor es stabil wird! Digitaltechnik Kapitel 2: Technologie 44

46 Latches und Flipflops Bisher: alles kombinatorisch Ausgabewerte sind Funktion der Eingangswerte Wir würden aber gerne Daten speichern! Digitaltechnik Kapitel 2: Technologie 45

47 Latches und Flipflops Bisher: alles kombinatorisch Ausgabewerte sind Funktion der Eingangswerte Wir würden aber gerne Daten speichern! Latches sind pegelgesteuerte Speicher-Elemente Flipflops sind flankengesteuerte Speicher-Elemente engl. edge triggered vs. level sensitive Digitaltechnik Kapitel 2: Technologie 45

48 RS-Latch mit NANDs S = Set R R = Reset S S R Strich in bedeutet Wert im nächsten Zustand (keine Negation) Erste Zeile ist unerwünscht, da und nicht komplementär! Digitaltechnik Kapitel 2: Technologie 46

49 Einfacher RS-Latch S 0 S 0 R 0 R 0 Set Reset S R Halten Halten mit Invertern Digitaltechnik Kapitel 2: Technologie 47

50 RS-Latch mit NORs S R man kann auch statt NANDs zwei NORs nehmen ( liegt dann am Ausgang vom R gespeisten NOR) NAND Variante hat active-low Set & Reset NOR Variante hat active-high Set & Reset Digitaltechnik Kapitel 2: Technologie 48

51 Level-Sensitiver RS-Latch mit Enable-Signal S R E R und S werden nach außen geführt maskiert durch E (R = Reset, S = Set, E = Enable) zusätzliches Enable-Signal und Maskierungslogik vermeidet Hazards Annahme: R und S sind nie gleichzeitig wenn E = (sonst hat man eben = = ) Digitaltechnik Kapitel 2: Technologie 49

52 Level-Sensitiver JK-Latch J K S RS Latch R K J J K Vorteil: ist immer! Digitaltechnik Kapitel 2: Technologie 50

53 Nachteil des JK-Latchs J K Oszillation tritt ein bei (J, K) = (, ) Oszillations-Frequenz abhängig vom Delay (J, K) = (, ) darf also nicht zu lange anliegen dies lässt sich in der Praxis nicht erreichen Digitaltechnik Kapitel 2: Technologie 5

54 D-Latch D S E R zwei-stufiger level-sensitiver Schaltkreis mit Enable-Signal E zweite Stufe: bekannter RS-Latch (speichert den Zustand) Digitaltechnik Kapitel 2: Technologie 52

55 D-Flipflop Eingang (data) Takt (clock) D C Zustand Neg. Zustand meistgebrauchtes und einfachstes sequentielles Bauteil: speichert Eingangswert für einen Taktzyklus Dreieck bedeutet flankengesteuert (engl. edge triggered) entweder steigende oder fallende Flanke oft mit zusätzlichem asynchronem reset oder set Eingang Digitaltechnik Kapitel 2: Technologie 53

56 Positive und negative Flankensteuerung steigend fallend C engl. falling and rising clock edge üblicherweise steigende Flanke (positive Flanke) Digitaltechnik Kapitel 2: Technologie 54

57 D-Flipflop mit positiver Flankensteuerung Übergangstabelle D C Erinnerung: Strich in bedeutet Wert im nächsten Zustand positive Flanke, negative Flanke Digitaltechnik Kapitel 2: Technologie 55

58 D-Flipflop mit positiver Flankensteuerung D C Änderung des Eingangswerts wirkt sich erst bei der nächsten Flanke aus Digitaltechnik Kapitel 2: Technologie 56

59 Master-Slave D-Flipflop D S S CLK R R Aufgebaut aus zwei D-Latches ( Master und Slave ) Master arbeitet an der steigenden Flanke Slave arbeitet an der fallenden Flanke (erzeugt und ) Digitaltechnik Kapitel 2: Technologie 57

60 D-Flipflop mit asynchronem Reset & Set S R C D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

61 D-Flipflop mit asynchronem Reset & Set S 0 R C D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

62 D-Flipflop mit asynchronem Reset & Set S 0 R C D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

63 D-Flipflop mit asynchronem Reset & Set S 0 R C C D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

64 D-Flipflop mit asynchronem Reset & Set S 0 R C C D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

65 D-Flipflop mit asynchronem Reset & Set S 0 R C C 0 D Set: (R, S) = (, 0) Digitaltechnik Kapitel 2: Technologie 58

66 D-Flipflop mit asynchronem Reset & Set S R C 0 D Reset: (R, S) = (0, ) Digitaltechnik Kapitel 2: Technologie 59

67 D-Flipflop mit asynchronem Reset & Set S R C 0 D Reset: (R, S) = (0, ) Digitaltechnik Kapitel 2: Technologie 59

68 D-Flipflop mit asynchronem Reset & Set S R 0 0 C D Reset: (R, S) = (0, ) Digitaltechnik Kapitel 2: Technologie 59

69 D-Flipflop mit asynchronem Reset & Set S R C 0 D Clock Low: (R, S, C) = (,, 0) Digitaltechnik Kapitel 2: Technologie 60

70 D-Flipflop mit asynchronem Reset & Set S R C 0 D Clock Low: (R, S, C) = (,, 0) Digitaltechnik Kapitel 2: Technologie 60

71 D-Flipflop mit asynchronem Reset & Set S R C 0 D D Clock Low: (R, S, C) = (,, 0) Digitaltechnik Kapitel 2: Technologie 60

72 D-Flipflop mit asynchronem Reset & Set S D R C 0 D D Clock Low: (R, S, C) = (,, 0) Digitaltechnik Kapitel 2: Technologie 60

73 D-Flipflop mit asynchronem Reset & Set S D R C D D Clock Positive Flanke: (R, S, C) = (,, ) Digitaltechnik Kapitel 2: Technologie 6

74 D-Flipflop mit asynchronem Reset & Set S D R C D D D D Clock Positive Flanke: (R, S, C) = (,, ) Digitaltechnik Kapitel 2: Technologie 6

75 D-Flipflop mit asynchronem Reset & Set S D R C D D D D D D Clock Positive Flanke: (R, S, C) = (,, ) Digitaltechnik Kapitel 2: Technologie 6

76 D-Flipflop mit asynchronem Reset & Set nur an Flanke wird Zustand der ersten Stufe in die zweite übernommen Analyse muss explizit alle Transitionen betrachten Analyse solcher asynchroner Schaltkreise ist sehr mühsam (wir haben nur wenige Szenarien durchgespielt) Motivation für Setup- und Hold-Delay erkennbar: FFs der. Stufe müssen sich erst auf D bzw. D einschwingen und unterstes NAND muss noch beim Wechsel von weiterhin D lesen Digitaltechnik Kapitel 2: Technologie 62

77 Latch in Verilog reg q; c) if (c) q <= d; assign q <= c? d : q; assign q <= (d && c) (q &&!c); standardkonform nicht standardkonform Synthese bildet konforme Beschreibung auf Latch aus Bibliothek ab nicht konforme Beschreibung evtl. als asynchrone Logik implementiert: nicht zu empfehlen, da Gefahr von Hazards Digitaltechnik Kapitel 2: Technologie 63

78 D-Flipflop in Verilog Flipflops werden standardkonform wie folgt implementiert: reg q; c) q <= d; Achtung: Genauer Inhalt der Sensitivitätsliste ist clock) Zuweisung muss nicht vollständig sein Digitaltechnik Kapitel 2: Technologie 64

79 Verilog: Kombinatorisch vs. sequentiell module combinational( input a, b, sel, output reg out); 5 (a or b or sel) begin if (sel) out = a; else out = b; end 0 endmodule module sequential( input a, b, sel, clk, output reg out); 5 (posedge clk) begin if (sel) out <= a; else out <= b; end 0 endmodule a b 0 out a b 0 D out sel sel clk reg kann auch rein kombinatorisch sein! Digitaltechnik Kapitel 2: Technologie 65

80 Hazard in selbst-gestricktem D-Latch D C N E F Annahme: gleiches Unit-Delay für alle Gatter (z.b. ns) Wir betrachten den folgenden Übergang: (D, C) = (, ) nach (D, C) = (, 0) Digitaltechnik Kapitel 2: Technologie 66

81 Hazard in selbst-gestricktem D-Latch D C 0 E 0 N F Digitaltechnik Kapitel 2: Technologie 67

82 Hazard in selbst-gestricktem D-Latch D C 0 E 0 0 N F Digitaltechnik Kapitel 2: Technologie 67

83 Hazard in selbst-gestricktem D-Latch D C 0 N E F Digitaltechnik Kapitel 2: Technologie 67

84 Hazard in selbst-gestricktem D-Latch D C 0 E N 0 F 0 Digitaltechnik Kapitel 2: Technologie 67

85 Hazard in selbst-gestricktem D-Latch D C 0 N E F Digitaltechnik Kapitel 2: Technologie 67

86 Hazard in selbst-gestricktem D-Latch D C 0 E N 0 F 0 Digitaltechnik Kapitel 2: Technologie 67

87 Hazard als Wave-Form D C N E F (idealisierte WF, da Delay von realistischen Gatter unterschiedlich) Digitaltechnik Kapitel 2: Technologie 68

88 Hazard in selbst-gestricktem D-Latch Achtung: Analyse zeigt nur, dass ein Problem bestehen könnte Genauere Analyse mit SPICE möglich (Transistor-Level Simulation) Digitaltechnik Kapitel 2: Technologie 69

89 Vermeidung von Hazards durch redundante Logik Hazard tritt beim Übergang von C = nach C = 0 auf, wobei = D = man beachte: sollte sich eigentlich nicht ändern wenn immer D = und = ändert sich nichts, unabhängig von C (also bleibt auf erhalten) Idee: füge die Bedingung D als redundanten Min-Term hinzu (logische Äquivalenz ergibt sich aus Konsensus-Regel) CD C CD C CD C D CD (C D) CD CD Digitaltechnik Kapitel 2: Technologie 70

90 D-Latch ohne Hazard Wir haben das normale D-Latch konstruiert: D S C R D und C sollten sich nie gleichzeitig ändern! Digitaltechnik Kapitel 2: Technologie 7

91 Formale(re) Analyse von asynchronen Schaltkreisen Fundamental Mode Annahme : Immer nur ein Eingang ändert sich Annahme 2: Änderung eines Eingangs erst nach Stabilisierung Diese Annahmen sind natürlich debattierbar. Digitaltechnik Kapitel 2: Technologie 72

92 Analyse im Fundamental Mode Idee: füge bei Feedback-Loops einen virtuellen Buffer ein weitere Annahme: gesamte Delays nur noch im Buffer andere Gates haben also Zero-Delay (nur realistisch bei Schaltkreisen ohne Hazard) Analysiere resultierende kombinatorische Übergangsfunktion: Suche nach metastabilen Zuständen Digitaltechnik Kapitel 2: Technologie 73

93 Metastabile Zustände D Y Y Y D Y Digitaltechnik Kapitel 2: Technologie 74

94 Metastabile Zustände D Y Y Y D Y Zustands-Tabelle D Y Y Digitaltechnik Kapitel 2: Technologie 74

95 Metastabile Zustände D Y Y Y D Y Zustands-Tabelle D Y Y. Bei D = 0 geht der Schaltkreis in einen stabilen Zustand (Y = Y ) über. 2. Bei D = gibt es keinen stabilen Zustand, denn solange D = ist, toggelt Y. Digitaltechnik Kapitel 2: Technologie 74

96 Formale(re) Analyse am Beispiel D S Y Y C R Y D C Y C D Y D C Y C D Y D C Y Digitaltechnik Kapitel 2: Technologie 75

97 Formale(re) Analyse am Beispiel D S Y Y C R Y D C Y C D Y D C Y C D Y D C Y DC Y Y Digitaltechnik Kapitel 2: Technologie 75

98 Formale(re) Analyse am Beispiel D S Y Y C R Y D C Y C D Y D C Y C D Y D C Y DC Y Y Die Zustände 0 und sind die stabilen Zustände. Digitaltechnik Kapitel 2: Technologie 75

99 Konstruktion von asynchronen Schaltkreisen Spezifikation spricht üblicherweise auch über Flanken Änderungsreihenfolge der Zustandsvariablen muss vernachlässigbar sein ansonsten gibt es races dann muss man Hazards vermeiden (durch Redundanz) Digitaltechnik Kapitel 2: Technologie 76

100 Field-Programmable Gate Arrays (FPGAs) Erinnerung: hohe Stückzahl niedriger Preis Digitaltechnik Kapitel 2: Technologie 77

101 Field-Programmable Gate Arrays (FPGAs) Erinnerung: hohe Stückzahl niedriger Preis Ziel: Funktionalität wie herkömmlich hergestellter Chip, aber beliebig oft programmierbar Digitaltechnik Kapitel 2: Technologie 77

102 Field-Programmable Gate Arrays (FPGAs) Erinnerung: hohe Stückzahl niedriger Preis Ziel: Funktionalität wie herkömmlich hergestellter Chip, aber beliebig oft programmierbar Grundlegende Idee: ein -bit RAM mit a Adressbits kann jede Boolesche Funktion über a Argumente implementieren RAM (und damit Funktion) kann beliebig oft geändert werden Problem: bereits Funktion mit nur 32 Argumenten braucht 2 32 /8 Bytes = 500 MB RAM Fehlt noch: Latch/Flipflop Digitaltechnik Kapitel 2: Technologie 77

103 Aufteilung in Zellen Abhilfe: Schaltung aus Zellen aufbauen Zellen implementieren beliebige Funktion Lassen sich aber nicht beliebig kombinieren Kombination aus RAM (look-up table) und 2 Registern: Configurable Logic Block (CLB) Verbindung zwischen Zellen: Interconnect Noch dazu: RAM Multiplizierer Digitaltechnik Kapitel 2: Technologie 78

104 Aufteilung in Zellen I/O-Pin I/O-Block Logik-Block Interconnect Überblick FPGA Digitaltechnik Kapitel 2: Technologie 79

105 CLB C OUT CLB Slice XY I/O-Block Slice X0Y S C OUT Slice X0Y0 Slice XY0 C IN Interconnect C IN XC3S200: 24x20=480 CLBs (ca Gatter) Digitaltechnik Kapitel 2: Technologie 80

106 Slice I 4 LUT Y FF Y Konfiguration als kombinatorische Logik oder FF Konfiguration wird ebenfalls über RAM gesteuert Digitaltechnik Kapitel 2: Technologie 8

107 LUTs a b c f = a b c a b f a LUT = b f c 9F (00) Belegung des RAMs im LUT kann einfach aus der Funktionstabelle abgelesen werden! Digitaltechnik Kapitel 2: Technologie 82

108 LUT Mini-uiz Gegeben seien die Funktionen o = (b d) ( c d) (a d) o 2 = ( c e) (a e) (b e) d f wobei alle Variablen ein Bit breit sind. Die Funktionen sollen nun mit der Hilfe von 4-Eingang Lookup Tables (LUT) implementiert werden. (Klausur Herbst 2008) Digitaltechnik Kapitel 2: Technologie 83

109 Interconnect Double Clock 8 8 Direct Hex Long Direct Double Clock CLB Direct 8 24 Hex Long Digitaltechnik Kapitel 2: Technologie 84

110 RAM auf dem FPGA Nicht verwechseln mit RAM auf dem Board! Falls RAM aus CLBs nicht reicht oder zu langsam ist XC3S200: 2 RAMs, insgesamt 2284 Bits Mit zwei Lese/Schreibports Breite ist konfigurierbar Kann initialisiert werden (z.b. mit einem Programm) Digitaltechnik Kapitel 2: Technologie 85

111 Multiplizierer Schneller als Multiplizierer aus CLBs Eingabe: zwei 8-Bit Zahlen im Zweierkomplement Ausgabe: 36-Bit Ergebnis XC3S200: 2 Stück Digitaltechnik Kapitel 2: Technologie 86

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