Praktikum PLD im Fach DSPS

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1 Praktikum PLD im Fach DSPS Zielinski / Seehausen Tel Büro Eupenerstr Labor Goethestr, Fax Eupenerstr Goethestr. Web: Zielinski.isdrin.de Praktikum PLD im Fach DSPS Name Gruppe Matr.Nr. V1 Optimalcode V2 BCH - Decoder 1. Einleitung Theoretische Grundlagen PLDs - Allgemeine Beschreibung Bezeichnung der Altera PLDs Vor -und Nachteile von PLDs Allgemeine Struktur Interner Aufbau Verknüpfungen in den UND- ODER Matrizen Die Eingangssehaltung Die Ausgangsschaltung Die programmierbare Rückkopplang Innere Struktur der MAX 7000er PLDs Logik Matrix Bausteine (Logic Array Blocks) Makrozellen Expander Product Terme Programmierbare Verbindungs Matrix I/O Blocks Versuchsdurchführung Versuch 1,,PLD 1- Optimalcode" BCH-Dekoder MAX+PLUS II Kurzbeschreibung Starten von MAX+PLUS II Projekt vorbereiten Arbeiten mit dem Graphic Editor Graphic Design File bestimmen Zeichnung erstellen File schließen Arbeiten mit dem Text Editor Text Editor File bestimmen Programm schreiben File sichern und nach Fehler untersuchen File schließen Projekt compilieren Pinbelegung Allgemeine Vorgehensweise Projekt im Floorplan Editor betrachten Projekt simulieren Baustein programmieren Anhang Vorlagen Altera Programmsyntax...35 Umdruck_PLD_ doc 1 of 36 Seehausen / Zielinski

2 DSPS - PLD - Praktikum PLD 1. Einleitung In diesem Praktikum haben Sie die Gelegenheit, anhand einiger Anwendungsbeispiele, die Programmierung der PLD-Bausteine (Programmable Logic Device) zu studieren. Hierbei werden Sie mit der Erstellung Boolescher Gleichungen, deren Vereinfachung und anschließender Implementierung in ein EPLD (Erasable Programmable Logic Device) bekannt. Ebenso soll an Beispielen das Verfahren der Mealy-Automaten erlernt werden. Das Praktikum richtet sich im weitesten Sinne auf die Programmiersoftware MAX+PLUS II der Firma Altera. Dabei handelt es sich um eine Software, welche in der Industrie häufig verwendet wird. Diese Versuche sind daher sehr praxisorientiert. Es gibt viele verschiedene PLD-Typen. Sie verwenden z.b. den Typ EM 7064SLC-44-7 der Firma Altera. Dieser Baustein weist, zur Realisierung der erforderlichen Schaltungen, ein optimales Verhalten auf. 2. Theoretische Grundlagen 2.1 PLDs - Allgemeine Beschreibung PLDs gehören zur Familie der ASICs (Application Specific Integrated Circuit). Dabei handelt es sich um kundenspezifische Bauteile. Durch ASIC werden Teilfunktionen einer Schaltung oder sogar ganze Schaltungen auf einen Silicium-Plättchen, dem Chip, zusammengefaßt. ASIC sind seit Mitte der sechziger Jahre bekannt, aber hatten erst Anfang der achtziger Jahre ihren Durchbruch erzielt. Bei ASICs handelt es sich um Bausteine, welche eine nach Kundenwunsch ausgelegte Schaltung enthalten. Grundsätzlich lassen sich ASIC-Bauteile in zwei Gruppen einteilen : Halbkunden Bauteile Kunden Bauteile Als Halbkunden ASIC bezeichnet man Bauteile mit einer vorgefertigten Struktur. Sie werden dem Kundenwunsch entsprechend nachträglich verdrahtet. Dies kann durch ein programmierbares Verknüpfungsfeld geschehen oder durch das nachträgliche Aufbringen eines oder mehrerer Metallisierungsebenen. Kunden ASIC jedoch baut man nicht auf vorhandene Fertigungsmasken auf, sondern entwirft und fertigt sie völlig nach Wunsch des Anwenders. Fertige Anwendungsmasken sind daher nicht zu benutzen. Da Kunden ASICs für das Praktikum nicht relevant sind, wird auf sie nicht näher eingegangen. PLDs fallen unter die Klasse Halbkunden ASIC. Sie werden vom Entwickler selbst programmiert, d.h. logische Funktionen werden mittels Computer und Programmiergerät in den Baustein implementiert. 2.2 Bezeichnung der Altera PLDs Da die Bausteine in verschiedensprachigen Ländern eingesetzt werden, gibt es für die Bezeichnung Normen. Die wesentlichen Eigenschaften der PLD werden in einer alphanumerischen Zeichenfolge firmenspezifisch codiert. Bei diesen Bezeichnungen handelt es sich um die Anzahl der Ein- und Ausgänge, Struktur, Bauform und Anwendungsbereich. Im Folgenden ist die Bezeichnung der EPLDs der Firma Altera dargestellt. Seehausen / Zielinski Seite 2 von 36 Umdruck_PLD_ doc

3 PLD DSPS - PLD - Praktikum Abb. 2.2: Altera EPLD Typenbeschreibung 2.3 Vor -und Nachteile von PLDs Bei dem heutigen Stand der Technik spielen die PLDs eine große Rolle in der Industrie. Sie weisen gegenüber herkömmlichen Logikgattern eine Menge Vorteile auf welche im Folgenden aufgezählt werden: Geringer Platzbedarf, da umfangreiche Schaltungen in ein PLD implementiert werden können. Dies hat eine Reduzierung des Gewichts zur Folge. Da die Funktionen der einzelnen Bauelemente wie z.b. Gatter, Zähler und Flip Flops programmiert werden, sind weniger Bauelemente erforderlich. Die Ersparnis von Verbindungen und Leitungen führt zu einer Erhöhung der Systemzuverlässigkeit. Da die Schaltung in ein Baustein implementiert wird, sind weniger Lötpunkte notwendig. Die Entwicklungszeit wird erheblich reduziert, somit auch die Entwicklungskosten. Ein PLD ersetzt viele diskrete Bauteile. Daher reduziert sich die Lagerfläche der Bauteile. Es müssen nicht immer alle diskreten Bauteile vorrätig sein. Zusätzlich zur Programmierung der Schaltung kann ein Kopierschutz implementiert werden, der vor unautorisierter Vervielfältigung schützt. Neben den vielen Vorteilen dürfen jedoch die Nachteile nicht außer acht gelassen werden. Zur Programmierung sind eine Programmiersoftware und Programmieradapter notwendig. Analogfunktionen sind nicht möglich. PLDs haben eine relativ hohe Stromaufnahme. 2.4 Allgemeine Struktur Die allgemeine Struktur der PLDs besteht im wesentlichen aus vier Merkmalen: Umdruck_PLD_ doc 3 of 36 Seehausen / Zielinski

4 DSPS - PLD - Praktikum PLD die Eingangsschaltung die Ausgangsschaltung Verknüpfungen im AND- / ODER- Array die Rückkopplung Abb. 2.4: Allgemeine Struktur eines PLD Aufbaus Bis auf die programmierbare Rückkopplung treten alle Merkmale bei den verschiedenen PLD Bausteinen auf. Die PLD Bausteine unterscheiden sich nach der Durchführung der Programmierung des Anwenders und nach der Programmiermöglichkeit der UND- ODER Matrizen. 2.5 Interner Aufbau Die interne Verknüpfungsstruktur ist bei allen Logikbausteinen gleich, lediglich die Herstellung der programmierten Funktion ist durch ihre Verfahren verschieden. Beim PAL z.b. werden kleine Sicherungselemente abgeschmolzen. Dies hat den Nachteil, daß die Sicherungselemente dauerhaft zerstört sind und das programmierte PAL somit nicht mehr gelöscht werden kann. Das EPLD, welches durch Einlagern energiereicher Elektronen in die Basiszone der Transistoren programmiert wird, läßt sich durch Einstrahlung ultraviolettem Lichts wieder in den unprogrammierten Zustand zurückführen. Eine Löschspannung am EEPLD führt ebenfalls in den unprogrammierten Ausgangszustand Verknüpfungen in den UND- ODER Matrizen Grundsätzlich beinhaltet jeder PLD Baustein eine UND- ODER Matrix. In dieser ist es möglich alle Verknüpfungsarten, die zur Realisierung logischer Funktionen notwendig sind, zu erstellen. Übliche Darstellung PLD Darstellung Abb : Darstellungsarten der UND- ODER Verknüpfungen Im Gegensatz zur üblichen Darstellung werden in der PLD Darstellung die n- Eingänge der UND bzw. ODER Matrix als eine -horizontale Linie dargestellt. Vertikale Linien stellen die Eingangssignale dar. Besteht eine Verbindung der Matrix mit einem Eingangssignal wird dies durch ein Kreuz verdeutlicht. Fehlt dieses, ist die Verbindung des jeweiligen Eingangssignals aufgetrennt. Bekanntlich läßt sich jede logische Gleichung in disjunktive und konjunktive Form angeben und mit Hilfe von UND Gattern, ODER Gattern und Invertern realisieren. Das ODER- Feld (OR- Array) dient zur Realisierung der disjunktiven Verknüpfung, das UND- Feld (AND- Array) gibt Realisierungsmöglichkeiten der konjunktiven Verknüpfung. Seehausen / Zielinski Seite 4 von 36 Umdruck_PLD_ doc

5 PLD DSPS - PLD - Praktikum Die Eingangssehaltung Innerhalb der Matrix kann keine Negation stattfinden. Daher müssen von allen Eingangsvariablen und deren Negation schon vorher Leitungen zur Verfügung stehen. Dafür ist die Eingangsschaltung zuständig. Sie stellt dem nachfolgenden AND- Array das Eingangssignal, sowohl invertiert und nicht invertiert, zur Verfügung. Dies geschieht durch einen Eingangstreiber, welcher neben dem eigentlichen Ausgang noch einen Weiteren für das negierte Signal besitzt. Das AND- Array hat somit doppelt so viele Leitungen zur Verfügung wie Eingangssignale vorhanden sind. Sogenannte Produktlinien stellen vereinfacht die Vielzahl der Eingangslinien zeichnerisch dar. Welche Eingangssignale an das AND- Array angelegt, werden bestimmen sogenannte Sicherungen. Im nicht programmierten Zustand sind alle Sicherungen intakt. Bei der Programmierung werden diese aufgetrennt. E 1 Abb : Eingangstreiber E E Der Eingangstreiber stellt das Eingangssignal sowohl invertiert als auch nicht invertiert zur Verfügung Die Ausgangsschaltung Die Ausgänge des AND- Arrays faßt man in einer ODER- Matrix zusammen, welche beim PAL fest programmiert ist. Die ODER- Verknüpfung der Produkt Terme stellt also die disjunktive Verknüpfung dar. Somit stehen alle Booleschen Verknüpfungen (Konjunktion, Disjunktion und Inverter) zur Verfügung. E1 E2 1 1 & & UND Matrix >1 >1 A1 A2 Abb Gesamtstruktur des PLDs Die programmierbare Rückkopplang Ob die Ausgangssignale des ODER- Arrays herausgeführt, zurückgekoppelt, invertiert oder über Register geführt werden hängt vom PLD- Typ ab. Die Rückführung des Ausgangssignals ist durch zwei Möglichkeiten realisierbar. Die kombinatorische Rückkopplung und die Rückkopplung über Ausgangsregister. Abbildung zeigt die Funktionsweisen dieser Rückkopplungsarten. Bleibt die Sicherung F in Takt, so steht an diesem Ausgang das " Zwischenergebnis " zur Verfügung. Wird jedoch die Sicherung bei der Programmierung zerstört, so besteht keine Möglichkeit auf dieses Signal zuzugreifen und der Pin bleibt ungenutzt. Umdruck_PLD_ doc 5 of 36 Seehausen / Zielinski

6 DSPS - PLD - Praktikum PLD Kombinatorische Rückkopplung Rückführung des Eingangssignals S n S n P Sicherung F S n S n CLK Sicherung F 1 S n 1 Summe S n 1 S n D Q Q Q n UND-Matrix UND-Matrix Abb : Funktionsweise der Rückkopplungsarten 2.6 Innere Struktur der MAX 7000er PLDs Die Bausteine der MAX 7000er Serie bestehen aus folgenden fünf Elementen: Logik Matrix Bausteine (LAB, Logic Array Blocks) Makrozellen Expander product terms Programmierbare Verbindungs- Matrix (PIA, Programmable Interconnect Array) I/O Steuerungs- Blöcke Zusätzlich zu diesen grundsätzlichen Elementen beinhaltet die MAX 7000 Struktur vier fest vorbelegte Eingänge, welche als allgemeine Zweck Eingänge oder als schnelle Steuerungs- Eingänge (Clock, Clear und zwei Output- Enable) für jede Makrozelle und I/O- Pin genutzt werden können Logik Matrix Bausteine (Logic Array Blocks) INPUT/GCLK (37) 43 INPUT/GCLRn (39) 1 INPUT/OE1n (38) 44 INPUT/OE2n (40) 2 LAB A LAB B ( 42 ) 4 MACROCELL 1 MACROCELL ( 18 ) ( 43 ) 5 MACROCELL 2 MACROCELL ( 19 ) ( 44 ) 6 MACROCELL 3 MACROCELL ( 20 ) ( 1 ) 7 MACROCELL 4 MACROCELL ( 21 ) ( 2 ) 8 MACROCELL 5 MACROCELL ( 22 ) ( 3 ) 9 MACROCELL 6 MACROCELL ( 23 ) ( 5 ) 11 MACROCELL 7 MACROCELL ( 25 ) ( 6 ) 12 ( 7 ) 13 I/O Control Block MACROCELL 8 MACROCELL PIA MACROCELL 25 MACROCELL 24 I/O Control Block 32 ( 26 ) 33 ( 27 ) ( 8 ) 14 MACROCELL 10 MACROCELL ( 28 ) ( 10 ) 16 MACROCELL 11 MACROCELL ( 30 ) ( 11 ) 17 MACROCELL 12 MACROCELL ( 31 ) ( 12 ) 18 MACROCELL 13 MACROCELL ( 32 ) ( 13 ) 19 MACROCELL 14 MACROCELL ( 33 ) ( 14 ) 20 MACROCELL 15 MACROCELL ( 34 ) ( 15 ) 21 MACROCELL 16 MACROCELL ( 35 ) Abb EPM 7032 Blockdarstellung Seehausen / Zielinski Seite 6 von 36 Umdruck_PLD_ doc

7 PLD DSPS - PLD - Praktikum Die MAX 7000 Struktur basiert auf dem Konzept flexible und leistungsstarke Module, genannt LABs (Logic Array Block), zu verbinden. Die einzelnen LABs sind durch die PIA (Programmable Interconnect Array) verbunden. Dabei handelt es sich um einen Bus, welcher von allen zugeordneten Eingängen, I/0 Pins und Makrozellen gespeist wird. Alle Eingänge zu jedem LAB, einschließlich der Steuersignale, werden durch 36 Signale aus der PIA unterstützt. LABs bestehen aus einzelnen Makrozell- Matrixen, wie Abb zeigt Makrozellen Die Makrozelle besteht aus drei einzelnen Blöcken: die Logik Matrix die Product Term Select Matrix das programmierbare Register Sie kann individuell sowohl für sequentielle als auch für kombinatorische Logik konfiguriert werden. Die kombinatorische Logik wird in der Logik Matrix, welche fünf Produkt Terme pro Makrozelle enthält, implementiert. Die Produkt Term Select Matrix ordnet diese Produkt Terme zum einen der Nutzung als Eingänge zur Implementierung kombinatorischer Logik zum anderen der Verwendung als Clear, Preset, Clock und Clock Enable Eingänge den Makrozellen Register zu. Ein Produkt Term pro Makrozelle kann invertiert und direkt der Logik Matrix zurückgeführt werden. Jeder andere Produkt Term im Inneren des LABs kann mit diesem Produkt Term verbunden werden. MAX+PLUS II optimiert automatisch die Produkt Term Zuleitungen den Anforderungen des Design entsprechend. Logic Array Global Clear Global Clock Parallel Logic Expanders (from other macrocells) Programmable Register Register Bypass to I/O Control Block Product- Term Select Matrix VCC Clear Select Clock/ Enable Select D PRN Q ENA CLRN to PIA Programmable Interconnect Signals 16 Expander Product Terms Shared Logic Expanders Abb : MAX 7000 Makrozelle Es ist möglich jedes Makrozellen Flip-Flop taktgesteuert als D-, T-, JK-, oder T- Flip-Flop zu programmieren. Der Benutzer bestimmt während der Designeingabe die gewünschten Flip- Flop Typen und MAX+PLUS II sucht die effektivsten Flip-Flop Operationen für jedes Register, um die benötigten Hilfsmittel pro Design zu minimieren. Umdruck_PLD_ doc 7 of 36 Seehausen / Zielinski

8 DSPS - PLD - Praktikum PLD Expander Product Terme Obwohl die meisten Logik Funktionen mit den fünf in jeder Makrozelle vorhandenen Produkt Termen implementiert werden können, gibt es einige komplexe Logik Funktionen die zusätzliche Produkt Terme verlangen. Anstatt eine andere Makrozelle für die notwendigen Hilfsmittel zur Unterstützung zu rufen, bietet die MAX+PLUS B Architektur sogenannte Expander Product Terme, welche direkt zu jeder anderen Makrozelle im gleichen LAB zusätzliche Produkt Terme liefern. Diese Expander gewährleisten eine Logik, die mit den schnellsten Logik Hilfsmitteln arbeitet, um die schnellste Geschwindigkeit zu erreichen. Es gibt zwei Arten von Expandern: Sharable Expander und Parallel Expander. Jedes LAB besteht aus bis zu 16 Sharable Expander, welche als eine Gruppe von einzelnen, nicht vorbestimmten Produkt Termen (einer von jeder Makrozelle) mit invertiertem, in die Logik Matrix zurückgeführten Ausgang, betrachtet werden können. Jede Makrozelle im LAB kann die Sharable Expander zur Erstellung komplexer Logikfunktionen nutzen. Zusätzlich besteht die Möglichkeit Sharable Expander zu verbinden, um zusätzliche Flip- Flops, Latches oder Input Register zu erstellen. Abb zeigt die Zuordnung der Sharable Expander zu den Makrozellen. Macrocell Product-Term Logic Product-Term Select Matrix Macrocell Product-Term Logic Abb : Sharable Expander Bei Parallel Expandern handelt es sich um von Makrozellen genutzte Produkt Terme, welche zu einer benachbarten Makrozelle zugeteilt werden können, um schnelle komplexe Logik Funktionen zu implementieren. Mit Parallel Expandern ist es möglich bis zu 20 Produkt Terme der Makrozellen ODER- Logik zuzuführen. Dabei handelt es sich um 5 von der Makrozelle bereitgestellte Produkt Terme und 15 Parallel Expander von benachbarten Makrozellen im LAB Programmierbare Verbindungs Matrix Die programmierbare Verbindungsmatrix (PIA, Programmable Interconnect Array) verbindet die Logik Funktionen zwischen den einzelnen LABs. Bei diesem Bus handelt es sich um einen programmierbaren Pfad, welcher irgendeine Signalquelle mit einem anderen Bestimmungsort auf dem Baustein verbindet. Alle zugewiesenen Eingänge, I/0 Pins, Rückkopplungen und Makrozellen- Rückkopplungen speisen die PIA und stellen Verbindungen über den gesamten Baustein dar. Nur die Signale, die von jedem LAB gefordert werden, werden aktuell von der PIA ins LAB erstellt. Eine EPROM oder EEPROM Zelle steuert einen Eingang von einem 2 Eingänge UND- Gatter, welches ein PIA Signal auswählt um in die LAB zu führen. Seehausen / Zielinski Seite 8 von 36 Umdruck_PLD_ doc

9 PLD DSPS - PLD - Praktikum to LAB PIA Signals I/O Blocks Abb : PIA Routing Der I/O Block, gezeigt in Abb , ermöglicht jeden I/O Pin individuell für Input, Output oder bidirektionale Operationen konfigurierbar zu sein. Alle I/0 Pins haben einen Tri State Buffer, welcher von einem der zwei global activ low Output Enable Pins (OE1. oder 0E2.) kontrolliert wird oder direkt mit VCC oder GND verbindet. Wenn die Tri State Buffer Steuerung mit GND verbunden wird ist der Ausgang Tri State (hohe Impedanz) und der I/0 Pin kann als zugewiesener Eingang genutzt werden. Liegt die Tri State Buffer Steuerung auf GND, dann ist der Ausgang freigegeben. VCC OE1n OE2n OE Control GND from Macrocell to PIA Abb : I/O Block Umdruck_PLD_ doc 9 of 36 Seehausen / Zielinski

10 DSPS - PLD - Praktikum PLD 3. Versuchsdurchführung 3.1 Versuch 1,,PLD 1- Optimalcode" Das erste Versuchsmodell verdeutlicht die Umwandlung eines Optimalcodes. Es stehen drei verschiedene Optimalcodes zur Verfügung. Gegeben sind jeweils 7 verschiedene Zeichen Z j, die entsprechend ihrer Auftrittswahrscheinlichkeit optimal codiert werden sollen. Ihre Aufgabe ist die Erstellung des Optimalcodes und die Programmierung sowohl eines Encoders als auch Decoders. Es ist möglich die Funktionen im Altera Simulationsprogramm vor der Implementierung zu testen. Im Versuchsaufbau zeigt eine 5 Bit große 7-Seginent-Anzeige, nach Betätigen eines Tasters von 1-7, den jeweiligen encodierten Optimalcode an. Die decodierte Dezimalzahl wird ebenfalls auf einer 7-Segment-Anzeige angezeigt Energiebedarf: 9V / 300mA Die folgenden Tabellen zeigen die verschiedenen Auftrittswahrscheinlichkeiten der einzelnen Dualzahlen (A j ). Die Dualzahlen liegen nach Tastenbetätigung an den Eingängen A0 (LSB), A1 und A2 an. Zeichen Z i Dualzahl A i Wahrscheinlichkeit Code Zeichen Z i Dualzahl A i Wahrscheinlichkeit Code Zeichen Z i Dualzahl A i Wahrscheinlichkeit Code Abb : Tabellen der Auftrittswahrscheinlichkeiten Seehausen / Zielinski Seite 10 von 36 Umdruck_PLD_ doc

11 PLD DSPS - PLD - Praktikum Folgende Abbildung zeigt die Blockdarstellung des Versuchsmodells" Optimalcode". Die fett umrandeten Blöcke müssen von Ihnen erstellt werden. Der Rest besteht im Versuchsaufbau. Nach einem Tastendruck steht die Kombination A 0 A 1 A 2 dauerhaft an! Erst bei erneutem Tastendruck wird die Kombination aktualisiert! Abb : Blockdarstellung des Versuchsmodells "Optimalcode" Als erstes wird der Optimalcode erstellt. Endziffer der Praktikumsgruppe Code 0, 3, 6, 9 1 1,4,7 2 2,5,8 3 Entwickeln Sie den Optimalcode nach der Huffmann Methode. Im Codebaum die aufsteigenden Äste mit 0 kennzeichnen und die sinkenden Äste mit 1. Zur Übersicht die erstellten Codes in die jeweilige Tabelle eintragen. Die parallel angebotenen Dualzahlen X i aus dem Codewandler sollen nun in den seriell zu übertragenden Optimalcode gewandelt werden. Dabei sollen nacheinander und synchron mit jeder Taktflanke alle Bits des Optimalcodes (linkes Bit zuerst) auf den Ausgang Y2 gelegt werden, während die Dualzahl X i konstant an den Eingängen A0, Al und A2 anliegt. Das letzte Bit des zu X i gehörenden Optimalcodes wird jeweils durch High-Pegel des Flag1 - Signals (Yl) angezeigt und zur Freischaltung der nächsten Dualzahl herangezogen. Die Anzeigensteuerung des Codes auf der 7-Segment- Anzeige ist bereits im Versuchsaufbau implementiert. Entwerfen Sie das Zustandsdiagramm des Encoders und die zugehörige Zustandsfolgetabelle mittels der Mealy- Automaten-Theorie. Umdruck_PLD_ doc 11 of 36 Seehausen / Zielinski

12 DSPS - PLD - Praktikum PLD Aus der Zustandsfolgetabelle nun das Programm erstellen. Zum genauen Einhalten des Programmier Syntax dient folgende Schablone: SUBDESIGN ENCODER ( clk : Input; a0, a1, a2 : Input; yl, y2 : Output; ) VARIABLE ss: MACHINE WITH STATES ( so = b"000", sl = b"001", s2 = b"010", s3 = b"011"); BEGIN ss.clk = clk; TABLE % current current current current next current current % % state input input input state output output % ss, a2, a1, a0 =>ss, yl, y2; END TABLE; END; Zustandfolgetabelle nach Muster eintragen Die variable geschriebenen Texte entsprechend ersetzen. Das erstellte Programm im Altera MAX+PLUS II Simulator simulieren. Nach erfolgreicher Simulation ein Symbol ENCODER.sym erstellen. Im Graphic Editor ein Graphic Design File (.gdf) unter dem Namen Gruppennummer Versuchsnummer Encoder (z.b.: Gruppe Al, Versuch 3=> A1V1E) erstellen. Das erstellte Symbol zur Hilfe benutzen. Pinbelegung entsprechend folgender Tabelle eingeben: EPLD programmieren und im Versuchsaufbau testen. Nach Betätigen einer Taste muß der entsprechende Optimalcode auf der Anzeige erscheinen. Nun folgt die Programmierung des Decoders. Der Decoder wandelt den seriell übertragenen Optimalcode wieder in die zugehörige Dualzahl um. Das Ende des Wandelvorgangs wird durch High-Pegel des Flag2-Signals (Y1) angezeigt. Auch hier erfolgt die Erstellung des Programmes über Zustandsdiagramm und Zustandsfolgetabelle. Die Encoder Schablone kann wieder verwendet werden. Lediglich den Namen, die Variablen und Zustandsfolgetabelle ändern. Zusätzlich soll ein Steuersignal ST implementiert werden, welches bei Anliegen eines definierten Ausgangs High- Signal führt. Variablen: ss, y2, y1 => ss, x2, x1, x0, st; Das erstellte Programm im Altera MAX+PLUS II Simulator simulieren. Da die spätere Hardware einen eigenen Clock besitzt muss der Global-Clock ausgeschaltet werden (siehe Bild rechts) : Assign -> Global Project Logic Synthesis-> Automatic Global Clock-> off Seehausen / Zielinski Seite 12 von 36 Umdruck_PLD_ doc

13 PLD DSPS - PLD - Praktikum Nach erfolgreicher Simulation ein Symbol DECODER.sym erstellen. Im Graphic Editor ein Graphic Design File (.gdf) unter dem Namen Gruppennummer Versuchsnummer Decoder (z.b.: Gruppe Al, Versuch 3=> A1V3D) erstellen und den Encoder mit dem Decoder laut Blockschaltbild miteinander verbinden. Die erstellten Symbole zur Hilfe benutzen und Pinbelegung entsprechend folgender Tabelle eingeben: Um die Bausteine fürs Praktikum auswählen zu können muss folgende Voreinstellung vorgenommen werden (siehe Bild rechts) : Abb Pinbelegung des Dekoders Das EPLD programmieren und im Versuchsaufbau testen. Nach Betätigen einer Taste muß nun der entsprechende Optimalcode auf der Anzeige erscheinen. Zusätzlich erscheint auf einer weiteren 7-Segment-Anzeige die Dezimalzahl des betätigten Tasters. Umdruck_PLD_ doc 13 of 36 Seehausen / Zielinski

14 DSPS - PLD - Praktikum PLD 3.2 BCH-Dekoder Versuchsaufgabe Aufgabe dieses Versuches ist es, einen Altera EPF8282ALC84-2 als Dekoder zu programmieren. Dieser muß aus einem seriellen, fünfzehn Bit langen, BCH-kodierten, fehlergesicherten Wort das darin enthaltene sieben Bit lange Ausgangswort auf Fehler überprüfen und, wenn nicht mehr als zwei Fehler aufgetreten sind, korrigieren. Das Blockschaltbild auf der folgenden Seite zeigt die Funktionen, die das Gerät übernimmt und die zu progammierenden Funktionen. Vorhanden 7Bit Enkoder 7Bit+8Bit Redundanz Übertragungskanal mit Störung Zu Programmieren 7Bit+8Bit Redundanz (gestört) Dekoder Syndrom Bit (gestört) Bit (gestört) Parallel Display Korrektur Bit Parallel Syndromtabelle Abbildung 3.2.1: Das Blockschaltbild der Gerätefunktionen In dem Blockschaltbild wird der Ablauf der Kodierung und der Dekodierung am Beispiel des an der fünften Stelle gestörten Bitmusters des Zeichens 7 dargestellt. Die Informationsstellen werden durch ein gesetztes Maskierungsbit von der Redundanz unterschieden. Dieses Signal steht zusätzlich zur Verfügung. Das serielle 15-Bit-Wort wird von einem BCH-Encoder mit dem Generatorpolynom Seehausen / Zielinski Seite 14 von 36 Umdruck_PLD_ doc

15 PLD DSPS - PLD - Praktikum z 8 + z 7 + z 6 + z erzeugt und seriell ausgegeben. Zusätzlich wird mit einem weiteren Signal zwischen Wort und Redundanz unterschieden. Bei dem BCH-Code sind die Informationsstellen in den ersten sieben Bit des Codewortes enthalten und werden durch acht Bit Redundanz ergänzt. Der Kode ist in der Lage, zwei Fehler im gesamten 15-Bit- Wort zu korrigieren. Nach der Dekodierung soll das 7-Bit-Wort parallel an den Encoder zurückgegeben werden, damit dieser es auf dem Display als ASCII-Zeichen ausgibt Aufgabe des Decoders Der Dekoder besteht aus einem rückgekoppelten Schieberegister mit acht Speichern. Die Anzahl der Speicher und die Orte der Rückkopplungen richten sich nach dem benutzten Generatorpolynom. Nachdem das Codewort das Schieberegister durchlaufen hat, steht in den Speichern das sogenannte Syndrom. Sind alle Stellen des Syndroms gleich null, so war das kodierte Wort fehlerfrei. Ist das Syndrom nicht null, so war das kodierte Wort nicht fehlerfrei. In diesem Fall muß das Wort mit dem zum Syndrom gehörenden Korrekturwort aus der Syndromtabelle Exclusiv-Oder verknüpft und ausgegeben werden. Der Schalter sorgt dafür, daß das neue Wort nicht durch die Rückkopplung der herausgeschobenen Syndromwerte beeinflußt wird. Alternativ kann das Schieberegister auch jedesmal mit Null vorbesetzt werden. Zwischenspeicher Y X + Syndromtabelle T8 T7 T6 T5 T4 T3 T2 T1 Abbildung 3.2.2: Das Blockschaltbild des Decoders Der programmierte Dekoder kann in einer Schaltung getestet werden, die aus folgenden Elementen besteht: Einem EPROM mit gespeichertem 7-Bit-Ascii-Text als Zeichengenerator. Einem Encoder, der diese 7-Bit-Zeichenfolge mit der 8-Bit-Redundanz des BCH-Codes versieht. Einem Schalter, mit dem man das 15-Bit Wort mit null bis drei Fehlern versehen kann. Bei drei Fehlern ist der BCH-Code nicht mehr in der Lage, das Wort wiederherzustellen. Einem zweizeiligen Display, in dessen erster Zeile der gesendete und evtl. gestörte Text sichtbar ist, und in dessen zweiter Zeile der decodierte Text sichtbar ist, wenn der programmierte Dekoder funktioniert. Einem Altera EPF8282ALC84-2 zur Aufnahme des Decoders. Einem Anschluß für den Altera-Byte-Blaster, über den der Altera EPF8282ALC84-2 programmiert werden kann. Umdruck_PLD_ doc 15 of 36 Seehausen / Zielinski

16 DSPS - PLD - Praktikum PLD Signal Altera EPF8282ALC84-2 Serielle Daten Eingang 69 Wortmaskierung Eingang 58 Dekoderschalter Eingang 57 Takt Eingang 56 Bit 0 Ausgang 60 Bit 1 Ausgang 61 Bit 2 Ausgang 62 Bit 3 Ausgang 63 Bit 4 Ausgang 64 Bit 5 Ausgang 65 Bit 6 Ausgang 66 Tabelle 1: Anschlußbelegung des Altera EPF8282ALC Syndromtabelle Zur Erstellung der Syndromtabelle gibt es zwei Möglichkeiten: Für die manuelle Erstellung erzeugt man aus dem Generatorpolynom die Generatormatrix. Das Generatorpolynom stellt die erste Zeile der Generatormatrix mit dem gesetzten niederwertigsten Bit der Informationsstellen dar. Alle anderen Zeilen lassen sich durch Verschieben oder durch stellenweises Addieren ohne Übertrag (man spricht dabei von Exclusiv-Oder oder von Modulo 2 Verknüpfung) erzeugen. Das Ergebnis der Exclusiv-Oder Verknüpfung ist nur dann null, wenn die beiden Eingänge gleich sind. Bei unterschiedlichen Eingängen ist das Ergebnis eins. Ziel der Manipulationen ist es, eine Generatormatrix zu erzeugen, die links aus einer (n,n) Einsmatrix und rechts aus einer (m-n,n) Paritätsmatrix besteht, um daraus nach weiteren Schritten die Syndromtabelle zu erstellen. Generatorpolynom Tabelle 2: Schritte zur Erstellung der Generatormatrix Seehausen / Zielinski Seite 16 von 36 Umdruck_PLD_ doc

17 PLD DSPS - PLD - Praktikum Erklärung der Vorgehensweise: Zeile eins ist das Generatorpolynom. Die zweite Zeile ist die erste um eine Stelle nach links verschoben und rechts mit Null aufgefüllt. Die dritte ist aus der Exclusiv-Oder Verknüpfung der ersten und der zweiten Zeile entstanden. Die vierte Zeile entsteht, wenn man die dritte um eine Stelle nach links verschiebt und rechts mit Null auffüllt. Zeile fünf ist die vierte Zeile um eine Stelle nach links verschoben und rechts mit Null aufgefüllt. Zeile sechs stellt die Exclusiv-Oder Verknüpfung der ersten und fünften Zeile dar. Zeile sieben ist die sechste um eine Stelle nach links verschoben und rechts mit Null aufgefüllt. Die achte Zeile ist die siebte um eine Stelle nach links verschoben und rechts mit Null aufgefüllt. Zeile neun ist die achte Zeile um eine Stelle nach links verschoben und rechts mit Null aufgefüllt. Die fertige Generatormatrix besteht aus den Zeilen 9,8,7,6,4,3,1. [G]= [E] [P] n m Tabelle 3: Die systematische Generatormatrix Von der Generatormatrix nimmt man die Paritätsmatrix ab und fügt nach unten die passende Einsmatrix an. Die so entstandene Prüfmatrix wird nach links wieder um die passende Einsmatrix erweitert. Damit ist die Syndromtabelle für einen Fehler fertig. Die 1 in den ersten 15 Bit der Tabelle markiert die Fehlerstelle und die folgenden acht Bit sind das Syndrom, welches auftritt, wenn das Wort an dieser Fehlerstelle gestört ist. [P]= Tabelle 4: Die Paritätsmatrix Umdruck_PLD_ doc 17 of 36 Seehausen / Zielinski

18 DSPS - PLD - Praktikum PLD [H] T = [P] [E] Tabelle 5: Die Paritätsmatrix erweitert zur Prüfmatrix [E] [H] T Tabelle 6: Die Prüfmatrix erweitert zur Syndromtabelle für einen Fehler Mit dieser Tabelle kann man zu einem berechneten Syndrom (die letzten acht Bit einer Zeile) die Fehlerposition im 15- Bit-Kodewort bestimmen (die eins in den ersten fünfzehn Bit einer Zeile markiert den Fehlerort). Ausgehend von der Syndromtabelle für einen Fehler erstellt man die Korrekturstellen für zwei Fehler, indem man jede Zeile aus der Syndromtabelle für einen Fehler mit jeder anderen Exklusiv-Oder verknüpft. Das Ergebnis sind dann 105 Korrekturwerte. Zusammen mit den fünfzehn Werten aus der Tabelle 6 hat man dann 120 Korrekturwerte zu berechnen. Als Beispiel werden die ersten beiden Zeilen der Tabelle 6 zu einem zwei-fehler-tabelleneintrag verknüpft, der das Syndrom für ein in den ersten beiden Stellen gestörtes Kodewort enthält. [Y] [S] Tabelle 7: Beispiel der Berechnung eines zwei-fehler-syndroms Seehausen / Zielinski Seite 18 von 36 Umdruck_PLD_ doc

19 PLD DSPS - PLD - Praktikum Allerdings ist es nicht nötig ein Wort zu korrigieren, welches nur Fehler in der Redundanz aufweist. Daher benötigt man aus der Tabelle für einen Fehler nur die ersten sieben Zeilen, und nur diese Zeilen müssen mit allen anderen verknüpft werden. Zu den sieben Werten aus der Tabelle für einen Fehler müssen nur 77 weitere Korrekturwerte berechnet werden. Zusammen ergibt das 84 Möglichkeiten der Korrektur. Außerdem reduziert sich die Anzahl der Zeichen in der Tabelle um 256 x 8 = Stück, da sich der Korrektureintrag der Tabelle von fünfzehn Bit auf sieben Bit reduziert. Die zweite Möglichkeit die Syndromtabelle zu berechnen ist, allen möglichen auftretenden Fehlerkombinationen im Kodewort den Wert eins zu geben und durch Polynomdivision oder das Schieberegister des Dekoders das zugehörige Syndrom zu berechnen. Ein Wort mit bis zu e Stellen die eins sind, hat nämlich bei der Polynomdivision das gleiche Syndrom wie ein Wort, daß an diesen Stellen gestört ist. Syndromberechnung durch Polynomdivision in der Polynomschreibweise: [Y](z) bezeichnet das Kodewort, [G](z) das Generatorpolynom und [S](z) das Syndrom. [Y](z) [G](z) z 10 : z 8 + z 7 + z 6 + z = z 2 + z z 10 + z 9 + z 8 + z 6 + z 2 z 9 + z 8 + z 6 + z 2 z 9 + z 8 + z 7 + z 5 + z z 7 + z 6 + z 5 + z 2 + z = [S](z) Syndromberechnung durch Polynomdivision in der Vektorschreibweise: [Y](z) [G](z) : = = [S](z) Die fertige Syndromtabelle sollte für den Einsatz in Altera folgendes Format haben: subdesign tabelle ( syndrom[7..0] : input; korrektur[6..0] :output; ) begin end; table syndrom[7..0] => korrektur[6..0]; B" " => B" "; B" " => B" ";... B" " => B" "; B" " => B" "; end table; Umdruck_PLD_ doc 19 of 36 Seehausen / Zielinski

20 DSPS - PLD - Praktikum PLD Der Versuchsaufbau als Blockschaltbild 7 Bit Daten Takt Pin56 Enkoder Wort Pin58 Schalter Pin57 Altera EPF 8282 ALC Bit Daten +8 Bit Redundanz Übertragungskanal Dieser Baustein muß als BCH- Dekoder programmiert werden. 7 Bit Daten +8 Bit Redundanz Eingang Pin69 Anzeige der gestörten 7Bit Daten Anzeige der korrigierten 7Bit Daten Ausgang 6 Pin66 Ausgang 5 Pin65 Ausgang 5 Pin64 Ausgang 3 Pin63 Ausgang 2 Pin62 Ausgang 1 Pin61 Ausgang 0 Pin60 Seehausen / Zielinski Seite 20 von 36 Umdruck_PLD_ doc

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