Realisieren Sie die dargestellte logische Funktion als Complex-Gate, also ohne hintereinandergeschaltete Gatter:

Transkript

1 Fachhochschule Regesburg Fachbereich Elektrotechik. Übug aus Digitaltechik 2. ufgabe Die folgede MOS-ordug weist eie Fehler auf: Y a) Wori besteht der Fehler? b) ei welcher Eigagskombiatio vo,, tritt der Fehler auf? c) Was assiert bei de adere Kombiatioe? d) Welches Gatter ergibt sich, we der Fehler behobe wird? 2. ufgabe Gegebe sei die folgede ordug aus Iverter ud Trasmissio-Gates: a) Welche logische Fuktio wird durch die ordug realisiert? b) Wie müßte eie Realisierug ohe Trasmissio-Gates (mit übliche Gatter) aussehe? c) Wieviele Trasistore würde diese Realisierug beötige? Y 3. ufgabe Realisiere Sie die dargestellte logische Fuktio als omlex-gate, also ohe hitereiadergeschaltete Gatter:

2 Fachhochschule Regesburg Fachbereich Elektrotechik 2. Übug aus Digitaltechik 2. ufgabe Etwickel Sie ei D-Fliflo i MOS-Techologie mit asychroe Set- ud Reset-Eigäge, wobei der Set-Eigag High-aktiv, der Reset-Eigag Low-aktiv sei soll! 2. ufgabe Etwickel Sie ei D-Fliflo, bei dem die asteigede Flake die aktive Flake darstelle soll! 3. ufgabe D D D 2 Die D-Fliflos im ebestehede Schieberegister weise eie Verzögerugszeit vom -Eigag zum -usgag vo 5s auf. Es muß eie Holdtime vo s eigehalte werde. N N Leitugslaufzeit t L 2 Wie groß darf die Taktverzögerug t L auf der Taktleitug vom. zum 2. Fliflo sei, we das Schieberegister och sicher fuktioiere soll?

3 Fachhochschule Regesburg Fachbereich Elektrotechik 3. Übug aus Digitaltechik 2. ufgabe a) Realisiere Sie das Komlexgatter aus Übug i Pseudo-NMOS-Logik! 2.ufgabe a) Realisiere Sie das Komlexgatter aus Übug i dyamischer MOS-Logik! 3. ufgabe I der folgede Zeichug befidet sich im gestrichelte Rechteck ei Gatter i dyamischer MOS- Techik, das durch D-Fliflos mit der Umgebug verbude ist. Das Timig vo Eigags- ud Taktsigale ist daruter dargestellt. Die D-Fliflos überehme die am Eigag astehede Date mit der asteigede Flake. D0 D D2 D3 0 D D 2 D D 3 T2 T PRE T3 Y T4 D Y a) Welche logische Fuktio realisiert das dyamische Gatter? b) Zeiche Sie ei Timigdiagramm, das um die Verläufe vo 0,, 2, 3, Y ud Y ergäzt ist. Kezeiche Sie auch die verschiedee Phase des dyamische Gatters! D0 D D2 D Y Y c) Um de Stromverbrauch zu miimiere, wird im Power-Dow-Modus der Takt abgeschaltet. Welche ediguge müsse erfüllt sei, damit dies icht zu eiem Iformatiosverlust führt?

4 Fachhochschule Regesburg Fachbereich Elektrotechik 4. Übug aus Digitaltechik 2. ufgabe "" X2 X X0 Z0 Z Z2 Die ebestehede Zeichug zeigt ei PL i Pseudo-NMOS-Schaltugstechik. Die Programmierug erfolgt über die Kotaktlochmaske, d. h. durch Schliesse oder offe lasse der Draikotakte der -Kaal-Trasistore i der ND-Plae. a) Wie viele Produktterme ermöglicht die Struktur? Wie viele UND-Verküfuge der Eigagsvariable köe demach ODER-verküft werde? b) Zeiche Sie die Kotakte ei, die hergestellt werde müsse, um folgede logische Fuktio zu realisiere (Schrägstrich / = Negatio) : Z0 = X0 * X * X2 Z = ( X0 * X ) + ( /X0 * /X * X2 ) * ( X0 * /X * /X2 ) Z2 = X c) Wieviele Trasistore würde das PL i Pseudo-NMOS-Techik ethalte, we vo 6 Eigagsvariable jeweils bis zu 8 Produktterme gebildet werde köe ud 8 usgagsvariable vorgesehe sid? d) Wie köte durch zusätzliche, rogrammierbare Kotakte der Stromverbrauch durch ubeutzte Produktterme vermidert werde? e) Skizziere Sie das gezeichete PL i dyamischer MOS-Techik! f) Zeiche Sie de riziielle Verlauf des Timigs des dyamische PL (Takte, Precharge- ud uswertehase)

5 Fachhochschule Regesburg Fachbereich Elektrotechik 5. Übug aus Digitaltechik 2. ufgabe Zeiche Sie die Stromfade des ND/NOR-Gatters i die achfolgede Zeichug für alle mögliche Kombiatioe der Eigagsvariable ei! R R2 0V R R2 0V VREF Y VREF Y VREF2 VREF2-5V -5V R R2 0V R R2 0V VREF Y VREF Y VREF2 VREF2-5V -5V R R2 0V R R2 0V VREF Y VREF Y VREF2 VREF2-5V -5V R R2 0V R R2 0V VREF Y VREF Y VREF2 VREF2-5V -5V

6 2. ufgabe Vcc = 0V Welche logische Fuktio wird durch die ebestehede EL-Schaltug realisiert? Vref Vref2 Iq Vee = -5.2V 3. ufgabe Welche Fuktio wird durch die folgede EL- Schaltug realisiert? Vcc T T2 T3 T4 Vref T5 VEE Iq 4. ufgabe D Die ebestehede D-Latch-Schaltug soll mit Hilfe vo I 2 L-Gatter realisiert werde. a) Zeiche Sie die Schaltug um, idem Sie die I 2 L-tyische NND-Gatter mit mehrere usgäge verwede! b) Zeiche Sie die Schaltug auf Trasistor-Ebee!

7 Fachhochschule Regesburg Fachbereich Elektrotechik 6. Übug aus Digitaltechik 2. ufgabe X3 X2 X X0 LD_SH_X LD/SH Par_I Par_I Par_I Par_I X-Register X3 X2 X X0 Volladdierer S V i o Ser_I Summeregister Y3 Y Y0 S3 S2 S S0 LD_SH_Y LD/SH Par_I Par_I Par_I Par_I Y-Register Res_ D Res 4 Y3 Y Y0 Die obige Schaltug zeigt eie serielle 4it-ddierer. Die Register X ud Y stelle arallel ladbare Schieberegister dar. Für LD/SH = wird der arallel astehede Wert i das Register überomme, für LD/SH =0 wird der Ihalt jeweils um eie Stelle ach rechts verscho-be. eide ktioe fide ur statt, we gleichzeitig das Steuersigal asteht ud eie asteigede -Flake auftritt. a) Zeiche Sie de iere ufbau dieser Register (Gatterebee)! Das Summeregister ist ei reies Schieberegister. Wie bei jedem Schieberegister köe die eigeschobee Date arallel etomme werde. Die beide Summade X ud Y werde zuächst arallel i das X- bzw. Y-Register eigeschriebe (Steuersigal LDX,LDY). Durch etsrechedes Weiterschiebe der Summade köe die its der Summade im Volladdierer der Reihe ach aufaddiert werde, wobei der Übertrag i eiem D-Fliflo zwischegeseichert wird. Mit Hilfe des Steuersigals RES_ wird das Übertragsfliflo zurückgesetzt. b) Zeiche Sie ei komlettes Timig der ordug. Der Zeitukt des leges der Date X ud Y ist frei wählbar. Die Steuersigale ud die Date solle so agelegt werde, daß eie 4-it-dditio durchgeführt wird. lle Steuersigale solle ebefalls taktsychro sei, d.h. sie köe sich ur als Reaktio auf eie asteigede Taktflake äder (vollsychroes Desig). c) Wie viele Takteriode werde für eie 4-it-dditio beötigt? d) Werde wirklich für jedes Register getrete Steuersigale beötigt, oder köe Steuersigale zusammegelegt werde? e) Was müßte verädert werde, um de ddierer zum 8-it-ddierer zu erweiter?

8 Fachhochschule Regesburg Fachbereich Elektrotechik 7. Übug aus Digitaltechik 2. ufgabe Ih > > D D 0 0 Die ebestehede Schaltug zeigt eie Zustadsmaschie mit eiem Eigag. a) Führe Sie die im Skrit agegebee alyseschritte durch! b) Wie würde ma diese Schaltug üblicherweise bezeiche? > D ufgabe Data serielle Date Systemtakt FSM Str0 Str Latches D D D0 D Valid Das ebestehede Diagramm zeigt die lockschaltug eier Emfagsschaltug für eie serielle Schittstelle (2 it). Das zugehörige Timigdiagramm befidet sich daruter. Die Date werde über de Eigag seriell ageliefert. Um eie sichere btastug der Date i der Mitte der für das jeweilige it vorgesehee Zeitsae zu gewährleiste, ist ei Systemtakt ötig, desse Frequez das 4- fache der Daterate beträgt (siehe Timig). Fuktio Ruhe Emfag (usy) Ruhe k Data Startbit D0 D Str0 Str Valid State Da die Date vo eier extere uelle geliefert werde, sid sie icht mit dem Systemtakt sychroisiert, die Zustadswechsel liege also irgedwo ierhalb eier Takteriode. Hier soll vo dem gezeichete Timig ausgegage werde. Die ufgabe der State-Machie (FSM) ist es, die -Sigale für die Latches (Str0, Str) sowie ei Sigal,

9 das azeigt, daß gültige Date i de Latches stehe (Valid), zu erzeuge. Sie soll auf die asteigede Taktflake takte. Die Latches seicher die jeweils astehede Date, we das - Sigal High ist (taktzustadsgesteuert). Derartige Sigale werde oft als Strobe -Sigal bezeichet. Solage keie Date übertrage werde, ist die Dateleitug auf HIGH-Pegel. Der egi eier Dateübertragug wird durch ei Startbit gekezeichet, bei dem die Dateleitug auf LOW-Pegel geht. Daach folge die beide Datebits i gleicher Läge. Daach folgt wieder High-Pegel. a) Ermittel Sie die bfolge verschiedeer Zustäde der FSM, gebe Sie de uterschiedliche Zustäde assede Name ud zeiche Sie diese i das Timigdiagramm ei. b) Stelle Sie die Zustads/usgagstabelle auf! c) Welcher Ty vo FSM (Moore, Mealy) ist otwedig? d) Stelle Sie Zustadscodierug auf. Um Probleme mit Sikes i der usgagslogik zu vermeide, solll eie Zustadscodierug gewählt werde, bei der bei jedem Übergag ur ei Zustadsbit seie Wert ädert. e) Stelle Sie ahad der gewählte Zustadscodierug die Übergagstabelle auf! f) Stelle Sie die regugsgleichuge auf! g) Stelle Sie die usgagsgleichuge auf! h) Zeiche Sie das Zustadsdiagramm der FSM! i) Stelle Sie die Übergagsliste auf!

10 Fachhochschule Regesburg Fachbereich Elektrotechik 8. Übug aus Digitaltechik 2. ufgabe Es soll mit Hilfe eier Zustadsmaschie ei umschaltbarer Frequezteiler etworfe werde, der, abhägig vo zwei Steuereigäge ud die Eigagsfrequez um 3, 7 oder 0 teilt. Durch de Reset-Eigag wird der Teiler i de Grudzustad gebracht. I der letzte Takteriode eier Zählsequez soll ei usgagssigal Y auf gehe.bhägig vo de Steuereigäge ergibt sich folgedes Timigdiagramm: Res SteuereigägeTeilfaktor Y Y Y Periode :3 Periode :7 :3 :7 : :3 :7 :0 Error Periode :0 Die Zuordug Teilfaktor - Steuereigag ist ebe dem Timig dargestellt. Falls beide Steuereigäge auf gehe, ist ei Fehler aufgetrete. Die Zustadsmaschie soll da i eie Fehlerzustad gehe, i dem sie bis zu eiem extere Reset bleibt. Gleichzeitig soll ei zusätzlicher Fehlerausgag (Err) auf gehe (sost 0). a) Orde Sie dem Timigdiagramm assede Zustäde zu! b) Wieviele Zustäde ergebe sich? Wieviele Fliflos sid demach ötig? c) Stelle Sie ei Zustadsdiagramm für die geforderte Fuktio auf! Die Etscheidug, ob ei Fehler vorliegt, soll jeweils ur ach der letzte Periode eier usgagssequez durchgeführt werde! Es soll davo ausgegage werde, daß sich die Steuersigale währed eier Teileriode icht äder! d) Welcher Ty vo Zustadsmaschie ist ötig? e) Stelle Sie die Übergagsliste ud eie Tabelle zur Ermittlug der Gleichuge für die usgäge Y ud Err auf! f) Welches Zustadsdiagramm ergibt sich, we die Etscheidug über die Läge der usgagseriode scho ach dem. Zustad erfolge soll, ud alle folgede Zustäde ohe erücksichtigug der Eigäge aufeiader folge? f) Wieviele Zustäde ergebe sich jetzt, wieviele D-Fliflos sid demach ötig?

11 Fachhochschule Regesburg Fachbereich Elektrotechik 9. Übug aus Digitaltechik 2. ufgabe Der efehl ND des i der Vorlesug behadelte Mikrorozessors soll i alle mögliche dressierugsarte realisiert werde. a) Schreibe die zu jedem efehl gehörige Mikrorogramme i Registertrasfersrache! b) Liste Sie die zu jedem Mikrobefehl gehörede Steuersigalkombiatioe auf! 2. ufgabe Der efehl IN des i der Vorlesug behadelte Mikrorozessors soll realisiert werde. a) Schreibe das zu dem efehl gehörige Mikrorogramm i Registertrasfersrache! b) Liste Sie die zu jedem Mikrobefehl gehörede Steuersigalkombiatioe auf! 3. ufgabe Zeiche Sie ei Zustadsdiagramm für eie blaufsteuerug des Prozessors, i der ur die obe behadelte efehle realisiert werde!

12 Fachhochschule Regesburg Fachbereich Elektrotechik ufgabesteller: Kohlert Prüfugstermi: earbeitugszeit: 90 Mi. Zugelassee Hilfsmittel: lles Prüfugsteilehmer/i : (itte leserlich i Druckbuchstabe) Nachame: Vorame : Sem. : Prüfugsfach: Digitaltechik 2 / Mikroelektroik SS 96. ufgabe Gegebe ist das folgede MOS - Gatter: D a) Welche Variate der MOS-Schaltugstechik wird hier beutzt? () b) Welche Vorteil weist diese Schaltugstechik auf? () Φ Φ2 Y c) Welche logische Verküfug wird durch dieses Gatter realisiert? (2) d) Stelle Sie i eiem Timigdiagramm die uterschiedliche Fuktioshase des Gatters abhägig vo de Steuersigale Φ ud Φ 2 dar! (2) D

13 2. ufgabe Die utestehede Zeichug zeigt eie Zustadsmaschie mit eiem dyamische PL zur Realisierug der regugsgleichuge. Die Leiterkreuzuge der Drai-schlüsse der Trasistore i der ND-Plae zeige mögliche Kotaktieruge zur Realisierug der gewüschte Verküfuge. Die D-Fliflos takte auf die fallede -Flake. a) Welche Kotakte müsse hergestellt werde, we die folgede regugsgleichuge realisiert werde solle (i die Zeichug eitrage!)? (6) D 0 0 D b) Zeiche Sie ei Timigdiagramm für die Takte Φ ud Φ2, wie es für die korrekte Fuktio der Schaltug ötig ist. Kezeiche Sie die Fuktio der verschiedee Takthase! (3) c) Um Eergie zu sare, werde die Takte agehalte, we der Schaltugsteil icht beötigt wird (Power Dow). Welche der uter b) geate Phase darf beliebig lage dauer, ohe daß ei Iformatiosverlust durch die dyamische Schaltug eitritt? () Φ2 Φ "" 0 D D0 D D

14 3. ufgabe Die ebestehede logische Verküfug soll i EL-Techologie realisiert werde. Dazu solle die achfolged gezeichete Trasistore i geeigeter Weise verbude werde. Zur Eikolug der Sigale sid die eigezeichete Emitterfolger zu beutze. Es stehe zwei Referezsauge zur Verfügug : V REF = -V, V REF2 = -.7V Der schluß der Referezsauge ist ebefalls eizuzeiche. (6) D V = 0V Y VEE = -5.2V 4. ufgabe Die direkte Übertragug eier itfolge über eie Leitug erweist sich oft als übertragugstechisch ugüstig. Durch eie vorhergehede odierug werde folgede Forderuge besser erfüllt: - kei Gleichsaugsateil, um Seder ud Emfäger galvaisch tree zu köe - hoher Taktiformatiosgehalt zur sichere Sychroisatio des Emfägers Die odierug ach dem MI-Verfahre (ode Mark Iversio) erfüllt diese Forderuge. Die folgede bbildug zeigt die Zuordug eier ucodierte itfolge zur codierte : ucodiert codiert Die Übertragug erfolgt also durch de Wechsel zwische eiem ositive ud eiem egative Saugsegel. Die Übertragug eies its erfordert die Zeit T it. T it odierug der its: it odierug "0" : Wechsel vo -U auf +U bei T it / 2 "" : Kostater Pegel währed T it,polarität umgekehrt wie letzte "" (auch we ach der letzte "" beliebig viele "0" - its ethalte ware) Eie solche otetialgetrete Übertragug ka mit Hilfe eies Übertragers vorgeomme werde, der vo

15 zwei Digitalsigale P ud N agesteuert wird, wobei die Steuersigale P ud N vo eier Zustadsmaschie erzeugt werde. Die Zustadsmaschie vom Ty Moore soll etworfe werde. Die ächste bbildug zeigt ei mögliches Timig: Data Takt FSM Reset P N Treiber Übertrager U P N U Reset Data x U + - P N a) Zeiche Sie das Taktsigal ei, das zur Realisierug der gewüschte Fuktio beötigt wird, dabei soll die asteigede Flake die aktive Flake darstelle! () b) Welcher Zusammehag besteht zwische der Taktfrequez ud der Zeit T it? (2) c) Zeiche Sie de Verlauf der Sigale P ud N i das Timig - Diagramm ei! d) Stelle Sie ei Zustadsdiagramm auf, das die gewüschte Fuktio realisiert. Trage Sie i jede Zustad de Wert der Variable P ud N ei! ls Zustad ach dem asychroe Reset soll der Zustad eigestellt werde, der eier als + U codierte etsricht (siehe Diagramm) (6) e) Wieviele Fliflos werde midestes beötigt! () f) Stelle Sie eie Tabelle mit eier mögliche odierug mit der Midestazahl vo Fliflos auf, trage Sie i die Tabelle auch die Werte der usgäge P ud N ei! (3) g) Stelle Sie eie Zustads- Übergagstabelle auf, trage Sie die Zustadscodierug mit ei! (8) h) Stelle Sie die logische Gleichug für de usgag P auf! (4) 5. ufgabe Der efehl "JP" i der dressierugsart "log,direct" des i der Vorlesug behadelte Mikrorozessors soll realisiert werde. a) Schreibe sie dasjeige Registertrasferrogramm, das ablaufe muß, we das it "N" des Flagregisters de Wert "0" aufweist! (7) b) Schreibe sie dasjeige Registertrasferrogramm, das ablaufe muß, we das it "N" des Flagregisters de Wert "" aufweist! (4)

16 Prüfug 995/96, ufgabe 4: 4. ufgabe Es ist eie Steuerug für eie serielle Schittstelle umschaltbarer Wortläge als Zustadsmaschie zu realisiere. Das Übertragugsrotokoll für die serielle Schittstelle ist folgedermaße defiiert: Ruhezustad: Dateleitug "Data" = Startbit: Dateleitug "Data" = 0. it ach Startbit: "" : Wortläge 2 it "0": Wortläge 4 it Folgede 2 bzw. 4 it: Datebits ls Eigäge für die Steuerug stehe die serielle Dateleitug selbst ud der Takteigag zur Verfügug. Es solle die Imulse für die Latches geeriert werde, die de Wert der serielle Date zur richtige Zeit seicher (L.. L4), ebeso zwei Sigale, die azeige ob gültige 2-it- oder 4-it-Date i de Latches geseichert sid (Val_2b, Val_4b). Es sid also, abhägig vom Wert des Wortlägebits, die beide Sigalverläufe auf der ächste Seite zu erzeuge. Da bei eier serielle Schittstelle die Phaselage vo - ud Datesigal beliebig sei köe, solle zur Etscheidug über die Wortläge ud de Übergag i de Ruhezustad Zustäde verwedet werde, die icht umittelbar a Zustäde mit Datewechsel agreze. a) Orde Sie dem Timigdiagramm assede Zustäde zu! (7) b) Welche Ty (Moore oder Mealy) vo Zustadsmaschie beötigt ma (egrüdug)? () c) Zeiche Sie ei Zustadsdiagramm der ordug! Zeiche Sie bei dejeige Zustäde, bei dee usgäge de Wert "" aehme, diese usgäge mit ei (ausreiched Platz vorsehe)! (20) Data L L2 L3 Ruhe Startbit Wortläge it0 it Ruhe d) Stelle Sie eie Tabelle zur Ermittlug der Werte der usgagsvariable L,L2,L3,L4,Val_2b,Val_4b auf ( Nur "" - Werte eitrage!)! (6) L4 Val_2b Val_4b x x x x x x x x x x e) Wieviele D-Fliflos sid ötig? (2) Ruhe Startbit Wortläge it0 it it2 it3 Ruhe Data L L2 L3 L4 Val_2b x x x x x Val_4b x x x x x

17 Literatur zur Vorlesug Digitaltechik 2 für Mikroelektroiker Weste, Eshragia: Priciles of MOS VLSI Desig, Systems Persective, Massachusetts:ddiso-Wesley 985 (Grudlage vo digitaler MOS-Schaltugstechik, MOS- Herstellugstechologie, Maskeetwurf, digitale Systemkomoete, eiiele großer MOS-Systeme) Wakerly, Joh F.: Digital Desig, Priciles ad Practices, New Jersey:Pretice Hall 994 (Didaktisch ausgezeichetes Stadardwerk über Digitaltechik, vom Gatter bis zur State-Machie) Mao,M. Morris : omuter System rchitecture, New Jersey: Pretice Hall 993 (Ebefalls didaktisch ausgezeichete Eiführug i de ufbau ud Etwurf Mikrorozessore) vo Hodges,D.., Jackso, H. G.: alysis ad Desig of Digital Itegrated ircuits, New York: Mc Graw Hill (Eiführug i alle digitale, itegrierte Schaltugsfamilie, auch iolarschaltuge) Mead,., oway,l.: Itroductio To VLSI Systems, Massachusetts:ddiso-Wesley 980 (Der Klassiker, aber durch seie ausschliessliche Kozetratio auf NMOS icht mehr gaz zeitgemäß) Klar, H. Itegrierte Digitale Schaltuge MOS/IMOS, Sriger Verlag:erli 993 (Eiführug i die digitale MOS- ud IMOS-Schaltugstechik, deutsch, aber deshalb auch icht besser verstädlich)