Überblick über ESD-Schutzstrukturen

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1 Überblick über ESD-Schutzstrukturen IESD Mp Input Pad IESD R IESD Internal circuits 0V +V IESD Primary ESD Clamp NMOS Mn Secondary ESD Clamp Input Circuit Roland Pfeiffer 19. Vorlesung

2 Problemstellung statische Aufladung von Menschen und Maschinenteilen, Entladung über IC oder statische Aufladung von IC, Entladung über Menschen und Maschinenteilen Electric Static Discharge (ESD) Mp Interne Schaltung Mn Input Circuit MOS-Schaltungen: ESD-Schutz von Gate-Oxid

3 Problemstellung Modellierung ESD-Test: Human Body Model (HBM) [ma] Anstiegszeit 10ns [ns] Machine Model (MM) [ma] Anstiegszeit 10ns [ns] Charged Device Model (CDM) [ma] ,5 5 Anstiegszeit 200ps [ns]

4 Problemstellung ESD-Test: jeweils RC-Kreise, die zur Nachbildung eines menschlichen Körpers bzw. eines metallischen Maschinenteils bzw. des IC dienen R V Hochspannungquelle V ESD C R DUT Device Under Test HBM: MM: CDM: R V 1 MΩ 1 MΩ >10 MΩ R 1,5 kω 100 Ω 0 Ω C 100 pf 200 pf C Bauelement

5 Problemstellung (1) PS-mode (2) NS-mode ESD-Test: Erklärung der Namen: (1) PS-mode: Positive Spannung zwischen V ESD +V 0V + V ESD 0V -V Pin und -Anschluß (2) NS-mode: Negative Spannung zwischen Pin und -Anschluß (3) PD-mode: Positive Spannung zwischen Pin und -Anschluß (4) ND-mode: V ESD +V 0V (3) PD-mode V ESD 0V -V (4) ND-mode Negative Spannung zwischen Pin und -Anschluß

6 Problemstellung ESD-Test bei analogen Schaltungen (z.bsp. Operationsverstärker): (1) Positive-mode (2) Negative-mode V ESD V ESD 0V +V OP + 0V -V OP +

7 Problemstellung Auswirkungen des ESD-Test bei analogen Schaltungen bei keiner ESD-Schutzstruktur: V ESD 0V +V Vo I ESD Vin Vin Pad I ESD Vbias Pad I ESD

8 Prinzip der ESD-Schutzstrukturen Konventielle zweistufige ESD-Schutzstruktur bei PS,NS: Hauptlast: erste ESD-Schutzstruktur über Widerstand zweite ESD-Schutzstruktur gate-grounded NMOS gate-grounded NMOS (ggnmos) I ESD Mp Input Pad I ESD R I ESD Interne Schaltung 0V +V I ESD Erster ESD Schutz NMOS Mn Zweiter ESD Schutz Input Circuit bei PD,ND: komplementäre zweistufige Verbindung mit

9 Prinzip der ESD-Schutzstrukturen Konventielle zweistufige ESD-Schutzstruktur: Problem bei Hochfrequenz-Schaltungen: RC-Zeitkonstante!! Sperrschicht-C I ESD R kω Mp Input Pad I ESD R I ESD Interne Schaltung 0V +V I ESD Erster ESD Schutz NMOS Mn Zweiter ESD Schutz Input Circuit gate-grounded NMOS (ggnmos)

10 Untersuchung der HF-ESD-Schutzstruktur: gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat

11 PS-Test: VESD +V 0V + (1) PS-mode gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Diode n + -Draingebiet/p-Substrat in Sperrrichtung, NMOS-Transistor belastet Drain-Breakdown!! maximale ESD-Spannung begrenzt

12 NS-Test: VESD 0V (2) NS-mode +V + gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Diode n + -Draingebiet/p-Substrat Dn1 in Durchlassrichtung, NMOS Transistor unbelastet maximale ESD-Spannung bedeutend höher als PS

13 ND-Test: VESD 0V -V (4) ND-mode gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Diode p + -Draingebiet/n-Wanne in Sperrrichtung, PMOS-Transistor belastet Drain-Breakdown!! maximale ESD-Spannung begrenzt

14 PD-Test: VESD 0V +V (3) PD-mode gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Diode p + -Draingebiet/n-Wanne Dp1 in Durchlassrichtung, PMOS Transistor unbelastet maximale ESD-Spannung bedeutend höher als ND

15 PS-Test: VESD +V 0V + (1) PS-mode gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Idee: bei PS-Test: n-wanne positiv aufgeladen über Dp1 Ableitung zu möglich??

16 ND-Test: VESD 0V -V (4) ND-mode gate-grounded NMOS Input Pad gate-grounded PMOS p + n + n + p + p + n + Dn1 Dp1 n-wanne D Wanne p-substrat Idee: bei ND-Test: p-substrat negativ aufgeladen über Dn1 Ableitung zu möglich??

17 Schaltung Analog ESD Protection Circuid Mp2 R Rp1 Mp1 Dp1 V G Mn3 Mn2 V X C PAD Rn1 Mn1 Dn1 AMP Analog Circuits Vorteil: Mn3 (W/L groß) belastet nicht Input-Pad!!

18 Schaltung: Analog ESD Protection Circuid Volt ~ V (t) G VESD Vth 0 ton Time Mp2 R Rp1 Mp1 Dp1 V G Mn3 Mn2 V X C PAD Rn1 Mn1 Dn1 AMP Analog Circuits ESD-Streß: über Mn3 (W/L groß) gesteuert über Inverter und RC-Glied wird eine Verbindung - geschaffen

19 Schaltung: Analog ESD Protection Circuid Volt Vth ~ Power-on V (t) G 0 1mS Time Mp2 R Rp1 Mp1 Dp1 V G Mn3 Mn2 V X C PAD Rn1 Mn1 Dn1 AMP Analog Circuits Normalbetrieb: RC-Glied wird aufgeladen, über Mn2 wird die Spannung V G auf 0 Volt gesetzt, bevor über Mn3 Leistung verlorengeht

20 Vorteil: Mn3 (W/L groß) belastet nicht Input-Pad!! Mp2 R Rp1 Mp1 Dp1 V G Mn3 Mn2 V X C PAD Rn1 Mn1 Dn1 AMP Analog Circuits Analog ESD Protection Circuid Resultat der Messung:

21 nur ein Beispiel von Vielzahl von Veröffentlichung zum Thema ESD-Schutz bei Hochfrequenz-Schaltungen

22 Bei höheren Frequenzen (ca. ab 5 GHz): Human Body Model (HBM) Anstiegszeit 10ns [ma] [ns] Fourier ω GHz Tiefpass als ESD- Schutz t f

23 Beispiel LNA mit Tiefpässen am Eingang und am Ausgang: V bais V DD C DEC M ESD R L Load M 2 C 1 RF IN M 1 RF OUT C C C 2 L g L S L ESD L ESD

24 Beispiel LNA mit Tiefpass am Eingang (Ausgang nicht betrachtet): R S RF IN R g M 1 Betrachtung bei ω 0 V S L ESD C C ω 0 Resonanz ω 0 R ESD C pad +C par L S R S RF 0 5 GHz V S R p,esd R S R S = 50 Ω R P, ESD 0 L = ω R Bedingung: R P,ESD >> R S R P,ESD kω!! 2 ESD 2 ESD

25 Beispiel LNA mit Tiefpass am Eingang (Ausgang nicht betrachtet): ESD-Betrachtung 1 GHz [ma] R S RF IN [ns] V S L ESD R ESD C C C pad +C par R g M 1 L S

26 Zusammenfassung Problemstellung Prinzip der ESD-Schaltung Zusammenfassung Literaturhinweise

27 Literaturhinweise Artikel: -M.-D. Ker, Whole-Chip ESD Protection Design with Efficient -to- ESD Clamp Circuits for Submicron CMOS VLSI Transaction on Electron Devices, Januar M.-D. Ker et al., ESD Protection Design on Analog Pin with Very Low Input Capacitance for High-Frequency or Current-Mode Applications, Journal of Solid-State Circuits, August D. Linten et al., A 5-GHz Fully Integrated ESD-Protected Low-Noise Amplifier in 90-nm RF CMOS, Journal of Solid-State Circuits, July 2005

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