Automotive Ethernet Test. Thomas Sedlaczek, Dipl.-Ing.(FH), B.Eng.(Hons)

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Carsten Winter
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1 Thomas Sedlaczek, Dipl.-Ing.(FH), B.Eng.(Hons)

Continental, Harman, Hyundai Ethernet im Fahrzeug Diagnose/Flashen 2015

2 Einführung Automotive Ethernet BroadR-Reach Automotive Physical Layer (Broadcom) Twisted Pair Ethernet Fullduplex 100MBit/s One-Pair-Ether-Net Alliance Plattform BMW, Continental, Harman, Hyundai Ethernet im Fahrzeug Diagnose/Flashen 2015 Infotainment(Kamera) 2018 Backbonetechnologie LVDS/APIX (RTPGE) MOST150 BroadR-Reach MOST50 MOST25 FlexRay CAN LIN 2 2

3 Einführung Eigenschaften - Physikalisch 100 Mbit/s Fullduplex Ethernet bei reduzierter Bandbreite ~27Mhz Ungeschirmter, verdrillter Zweidraht Einfache Steckverbinder Optimale elektromechanische Randbedingungen 3 3

4 BroadR-Reach One-Pair Ethernet Ziel: Nutzung von Ethernet für On-Board-Kommunikation Neuer Physical Layer für Ethernet zur Erfüllung der besonderen Anforderungen im Automotive Bereich: Kosten-, EMV- und Gewichtsanforderungen Temperatur-, Schüttel- und Feuchtebelastung Von Broadcom entwickelter PHY Layer mit dem Namen BroadR-Reach Zusammenschluss von Broadcom, Automobilherstellern und zulieferer zur One-Pair Ethernet (OPEN) Alliance Vollständige Standardisierung und Praxiserprobung Bereitstellung als offener Standard Neue Bezeichnung: OABR: OPEN Alliance 100Mbit/s BroadR-Reach 4

5 Vergleich von OABR mit Standard Ethernet 100 Base-TX / 1000 Base-T 5

6 Einsatzgebiete im Kraftfahrzeug Beispiel für Ethernet als Netzwerk-Backbone: 6

System-/Integrationstests CAN LIN FlexRay Analog/Digital Gateway HUD

7 Rechner/Testsystem Automotive Ethernet Test Testanforderungen der Automobilindustrie Einzeltests (Qualifikationstests) System-/Integrationstests CAN LIN FlexRay Analog/Digital Gateway HUD BR-Spy BR-Spy MMX Physical Layer Tests OCU BR-Spy BR-Spy BR-Spy Kombi BR-Spy BR-Spy RearView FFB Sound 7

8 Anforderungen an die Restbussimulation unterschiedlicher Bussysteme CAN gemeinsamen Zugriff auf das Übertragungsmedium eine Kollisionsdomain pro Cluster CSMA/CR Medienzugriffsverfahren Halbduplex Kommunikation keine parallele Datenübertagung möglich FlexRay gemeinsamen Zugriff auf das Übertragungsmedium eine Kollisionsdomain pro Cluster TDMA Medienzugriffsverfahren Halbduplex Kommunikation parallele Datenübertagung auf A und B Kanal mölich Switched Ethernet durch Switches getrenntes Übertragungsmedium eine Kollisionsdomain pro Teilnehmer direkter Medienzugriff (im Vollduplex-Modus ist CSMA/CD abgeschaltet) Vollduplex Kommunikation parallele Datenübertagung in verschiedenen Netzwerksegmenten 8

9 Anforderungen an die Restbussimulation Restnetzsimulation für ein DUT Direkte Verbindung (1:1) zwischen DUT und Testsystem eine parallele Übertragung von unabhängigen Nachrichten ist Topologiebedingt ausgeschlossen einfache Realisierung von Funktionstest kein zuverlässiger Integrationstest möglich Shedulingkonflikte und Switch Queing-Strategie werden nicht berücksichtigt ETH 9

10 Anforderungen an die Restbussimulation Restnetzsimulation für mehrere DUT via Switch Verbindung zwischen DUT und Testsystem via Switch das Zeitverhalten der Nachrichten wird durch die Weiterleitung über den Switch beeinflusst eine parallele Übertragung von unabhängigen Nachrichten verursacht am Testsystem Shedulingkonflikte Es kann zu Bandbreitenkoflikten am Testsystem kommen, wenn die Bandbreite aller Subsysteme die des Testsystems übersteigt ETH ETH ETH 10

eine Testerinterface pro Simuliertes Subnetz keine Sheduling- und

11 Anforderungen an die Restbussimulation Restnetzsimulation für mehrere DUT via Switch mit mehreren Interfaces : Verbindung zwischen DUT und Testsystem via Switch eine Testerinterface pro Simuliertes Subnetz keine Sheduling- und Bandbreitenkoflikte Switch Queing-Strategie und Zeitverhalten wie im Realen Fahrzeug ETH ETH ETH ETH 11

Tester Anforderungen System-/Integrationstests: Innerhalb einer DUT-Verbindung (1:x:1) Auftrennung der Punkt-zu-Punkt Verbindung durch aktiven Test Access Point

12 Tester Anforderungen System-/Integrationstests: Innerhalb einer DUT-Verbindung (1:x:1) Auftrennung der Punkt-zu-Punkt Verbindung durch aktiven Test Access Point (TAP) Aufzeichnung des Datenverkehrs mit präzisen Zeitstempeln Triggern auf bestimmte Ereignisse Modifikation des Datenverkehrs (z.b. Einfügen von Fehlern) ETH X ETH 12

13 Tester Anforderungen System-/Integrationstests: Funktionalität als Gateway ETH LIN CAN ETH 13

14 Anforderungen an die Restbussimulation Software Anforderungen zyklisches und eventbasiertes senden von Unicast, Multicast und Broadcast Botschaften (AUTOSAR PDU Stack) Service orientierte Kommunikation nachbilden (AUTOSAR SOME-IP) Service Simulation und Service Discovery Simulation von Service Anfragen sowie Service Discovery Anfragen (zyklisches bzw. eventbasiert) Diagnose over Ethernet (DoIP) Audio Video Bridging (AVB) und Time Sensitive Networking (TSN) Multimedia / Streamdaten Simulation Support für FIBEX 4 und AUTOSAR Datenbasen Trace Daten Generierung im pcap-ng Format 14

15 PXI6141 Ethernet Controller und Gateway Anforderungen Bis zu 4 BroadR-Reach Schnittstellen Wahlweise auch Gigabit Ethernet RTPGE Testabgriff auf allen Schnittstelen mittels TAP Matrix Leistungsfähiger Power PC als Simulationsprozessor Gateway zu CAN-FD und LIN Trace Datenerfassung auf allen Schnittstellen mit präzisen Hardware Zeitstempel 15

16 16

17 PXI6141 Ethernet Controller und Gateway The Ethernet Testplattform 17

18 PXI6141 Ethernet Controller und Gateway PowerPC Prozessor PCI / PCIe Gigabit ETH 4 SFP-Module Intel i350-4 MAC TAP Matrix (FPGA) CAN-FD und LIN Gateway 18

19 PXI6141 Ethernet Controller und Gateway Trigger I/O Conn. SFP0 GigE/BrR/CAN/LIN SFP1 GigE/BrR/CAN/LIN SFP2 GigE/BrR/CAN/LIN SFP3 GigE/BrR/CAN/LIN DIO Driver SGMII/ RMII/ DIO FPGA (Routing/ Tapping) GTP0 GTP1 GTP2 GTP3 4x SGMII NAND Flash NOR Flash EBUS Port0 Port1 Port2 Port3 Intel i350 GigE PCIe x4 Periph I2C/SPI RAM PowerPC (PPC) running QNX SERDES GMAC0 GMAC1 Power Supply & Clocking PCI / PCIe x1 PXI Conn. RJ45 Conn. GigE Phy RGMII PXI

Modulares Transceiverkonzept PXI6141 4 SFP-Modul Slots pro Karte BroadR-Reach Transceiver (NXP TJA1100) 10Base-T / 100BaseTx /

20 Modulares Transceiverkonzept PXI SFP-Modul Slots pro Karte BroadR-Reach Transceiver (NXP TJA1100) 10Base-T / 100BaseTx / 1000BaseTx Ethernet Highspeed CAN Transceiver (NXP TJA1041A) LIN Transceiver (NXP TJA1020) RTPGE und CAN-FD sobald Transceiver Verfügbar 20

21 All Member F2F meeting in Japan

/ 100BaseTx Ethernet Konfiguration als BroadR-Reach Master oder Slave

22 EASY CON BroadR-Reach Media Converter Use case: Funktionsprüfung am PC Physikalische Umsetzung von 2-Draht BroadR-Reach Ethernet auf Standart 10Base-T / 100BaseTx Ethernet Konfiguration als BroadR-Reach Master oder Slave Automotive Temperaturbereich Link-Status Anzeige RJ45-Steckverbinder Adapter auf D-Sub 9-polig 22

23 Ethernet Test Access Point (TAP) Controller Anforderungen: Implementierung benötigter MII-Schnittstellen im FPGA 10/100 Mbit/s RMII für OABR PHYs 10/100/1000 Mbit/s SGMII für GigE PHYs flexibles Verschalten von MII-Schnittstellen unabhängig vom MII Standard bis zu 4 Messabgriffe (TAPs) an den per 4x SGMII angeschlossenen PPC, dienen gleichzeitig zur Stimulation Durchlaufverzögerung bei Messabgriff: 1,2µs (nicht größer als 100Mbit/s Cut-Through Switch) unabhängig von der Frame-Größe unabhängig von der Übertragungsrichtung Wichtig für TSN! 23

24 Ethernet Test Access Point (TAP) Controller Blockschaltbild Signalpfad Client PC Trace Tool TCP/IP Embedded PowerPC PCI Express Intel i350 4x GigE Controller Hardware Timestamping τ TD Tap Configuration Vector FPGA τ SD ETH Frame MDI (BroadR) τ PD1 BrR PHY TJA1100 RMII τ CD1 RMII/GMII Bridge GMII Switching/Tap Logic ETH Frame τ CD3 GMII/SGMII Bridge SGMII 1.25 Gbps Status LEDs Frame Check Module MDI (BroadR) τ PD2 BrR PHY TJA1100 RMII τ CD2 RMII/GMII Bridge GMII Status LEDs Frame Check Module 24

25 Remote Packet Capturing mit Wireshark DRVCAP Client PC Client Trace Tool TCP/IP DRVCAP Server Embedded PowerPC devnp-e1000 w/ DRVCAP PCI Express Intel i350 4x GigE Controller Hardware Timestamping τ TD Tap Configuration Vector ETH Frame FPGA τ SD MDI (BroadR) τ PD1 BrR PHY TJA1100 RMII τ CD1 RMII/GMII Bridge GMII Switching/Tap Logic τ CD3 GMII/SGMII Bridge SGMII 1.25 Gbps Status LEDs Frame Check Module MDI (BroadR) τ PD2 BrR PHY TJA1100 RMII τ CD2 RMII/GMII Bridge GMII Status Frame Check Quelle: LEDs Module 25

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