mit rekonfigurierbarer Hardware für eingebettete Echtzeit-Systeme mit harten Echtzeiteigenschaften

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1 Rapid-Prototypig mit rekofigurierbarer Hardware für eigebettete Echtzeit-Systeme mit harte Echtzeiteigeschafte J. Hildebradt, D. Timmerma Uiversität Rostock Fachbereich Elektrotechik ud Iformatiostechik Istitut für Agewadte Mikroelektroik ud Datetechik

2 Übersicht Aliege des Projektes Aufgabeschwerpukte Gegewärtiger Stad Zusammefassug Ausblick

3 Aliege des Projektes Etwicklug eier Rapid-Prototypig-Umgebug für eigebettete EZ-Systeme Abbildug zeitkritischer Aweduge auf Stadard- Cotroller mit Peripherie ud Echtzeit-Betriebssystem Umsetzug zeititesiver Awedugs- ud Betriebssystem-Fuktioe i rekofigurierbarer Hardware

4 Rapid- Prototypig- System Stadard-EZBS mit statische Prioritäte Evaluatio mit sythetischer Last Systemaalyzer RP-Testbed statisches/dyamisches dediziertes eigebettetes System Evaluatio mit syth. Last Emulatio mit realer Last Etwurf SW des Steuerprogramms Etwurf d. SW für Cotroller i C/C++ Etwurf d. HW VHDL- Sythese Plattform EZBS Steuerprogram Cotroller+ Peripherie modifizierter EZBS-Ker Steuerugs- SW FPGA-Feld (Aptix) : -Verwaltugsfuktioe. -zeitkritische Awedugsfuktioe reale Awedug reale Awedug Test Grau uterlegte Ateile sid im Rahme des Projektes zu etwickel Cotroller + Peripherie + EZBS-Ker + FPGA/ASIC

5 Aufgabeschwerpukte Aufbau der Rapid-Prototypig - Hardwareplattform Apassug eies Echtzeit-Betriebssystems a die Zielhardware Etwicklug eier Bibliothek vo Hardware- Module für typische Awedugs- ud Betriebssystem-Fuktioe uter Eibeziehug euer Algorithme Itegratio i bestehedes Aalysesystem

6 Aktueller Stad Projektbegi HW-Plattform im Aufbau Coprozessor-Module für dyamisches Schedulig etwickelt ud implemetiert Neuer dyamischer Schedulig-Algorithmus etwickelt Erweiterbarer Schedulig-Aalyzer i Weiteretwicklug

7 Kozept der Hardware-Plattform Abidug vo Coprozessor- Elemete a Speicherbus des PPC Aptix MP3C mit 4xVirtex1000 Logic Aalyzer Netzabidug a Etwicklugsud Aalyse- System Abidug vo Peripherie a PCI-Bus PowerPC- SBC

8 Desig- Zyklus experimetell ermittelte WCET* theoretisch ermittelte WCET* Schedulig Aalyse des gesamte Systems mit ageommee bzw. ermittelte WCET* Auswahl vo i Hardware zu realisierede Aw.- u. BS-Fuktioe (fertige Module ud awedugsspezifische Desigs), ggf. Äderug des Schedulig-Algorithmus * ) Worst-Case-Executio-Time der Awedugsprozesse ud Betriebssystemfuktioe Äderug des BS- Codes Apassug der Aw.-Software bzw. syth. Last erzeuge Compiliere, Like, Dowload der Software Sythese der Fuktiosmodule Desig u. Sythese awedugsspezifischer HW- Eiheite Implemetatio der HW- Kompoete auf Aptix Testlauf mit Ermittlug der WCET* Fuktioieredes eigebettetes Echtzeitsystem

9 Schedulig - Coprozessore Uiverseller Eisatz für Ei-Prozessor-Systeme Determiistische Arbeitsweise Apassug a reale Erforderisse über Parameter (Prozeßazahl, Auflösug) Scheduler i HW- ud SW-Teil aufgespalte Bekate Algorithme implemetiert ( RM, EDF, LLF ) Neuer, verbesserter Schedulig-Algorithmus (ELLF) etwickelt ud implemetiert

10 Schedulig - Coprozessor: Iterface ud Fuktiosumfag Operatio i... Data(15...0) ready Prozeßzustads- Verwaltug Software Schedulig- Coprocessor error Berechug vo Prioritäte Hardware Prozeß-Auswahl Hardware Addr(7...0) Erkeug vo Zeitschrake-Verletzuge Hardware /cs /ld start Prozeßverwaltug Kotextwechsel Software Software /rd clk Ereigisverwaltug Software

11 Grudstruktur des Schedulig- Coprozessors data- ad cotrol lies task block 0 S 0 (t) data iterface task block 1 task block S 1 (t) S (t) comparator mi/max S(t) addr. address decoder start sigal

12 Ehaced- - Least-Laxity Laxity-First- Algorithmus (ELLF) Fuktiosprizipie: Derjeige Prozeß wird ausgeführt, der de kleiste Schlupf ud eie frühere Edtermi als alle adere Prozesse mit gleich großem Schlupf hat. Kommt ei Prozeß zur Ausführug, so werde alle Prozesse, die zu diesem Zeitpukt de gleiche Schlupf wie dieser hatte, vo der Ausführug ausgeschlosse, bis der aktuell laufede Prozeß beedet oder verdrägt wird.

13 Ehaced- - Least-Laxity Laxity-First- Algorithmus (ELLF) S0(t) T D0 S0(t) T D0 S1(t) T D1 S1(t) T D1 S2(t) T D2 S2(t) T D t t ruig excluded by T0 excluded by T1 Least-Laxity-First Ehaced Least-Laxity-First D0 = 12 D1 = 13 D2 = 14 C0 = 3 C1 = 4 C2 = 5 S0(0) = S1(0) = S2(0) = 9

14 Vorteile des ELLF-Algorithmus Frühzeitiges Erkee vo Edtermi - Überschreituge Höhere Auslastug als statische Verfahre Kei thrashig wie bei LLF Gerigere Azahl a Prozeßwechsel als LLF Kürzere oder gleiche Reaktioszeite vergliche mit LLF

15 Leistugsvergleich Vergleich vo Hardware- ud Software-Realisierug des ELLF-Algorithmus: Co-Prozessor CPU mit 1 Istr./Takt Bediguge Hardware-ELLF für Software-ELLF für 32 Prozesse, 32 Prozesse, 16 Bit 16 Bit Parameter-Auflösug Parameter-Auflösug Berechugs-Zeit (i Takt-Zykle) abhägig vo Prozeßazahl ud Zahl der Prozesse mit kleistem Schlupf

16 Zusammefassug RP-Hardwareplattform erlaubt Umsetzug vo Echtzeit-Aweduge i kombiiertes HW-SW- System Neuer ELLF-Algorithmus ermöglicht dyamisches Schedulig mit weiger Kotextwechsel Durch Coprozessor wird Ausführugsgeschwidigkeit des Schedulers mehr als verzehfacht Determiistische Arbeitsweise des Schedulig- Coprozessors erleichtert Schedulig-Aalyse

17 Ausblick * Ibetriebahme der Hardware-Plattform Portierug eies geeigete Echtzeit- Betriebssystems auf die Zielhardware Eibidug der bereits vorhadee HW-Module i das Betriebssystem Etwicklug weiterer HW-Module ach Aalyse vo Betriebssystem ud Awedug Erweiterug des Schedulig-Aalyzers zur Rapid- Prototypig-Software * bis zum Ede der 1. Projektphase

18 Veröffetlichuge Golatowski, F.; Hildebradt, J. "Rapid-Prototypig itegrierter Steuerugssysteme", 2. Wismarer Automatisierugssymposium, Wismar, Sept Hildebradt, J.; Golatowski, F.; Timmerma, D. "Schedulig Coprocessor for Ehaced Least-Laxity-First Schedulig i Hard Real-Time Systems", 11th Euromicro Coferece o Real-Time Systems, York, Eglad, Jui 1999 Golatowski, F.; Hildebradt, J.; Timmerma, D. "Rapid Prototypig with Recofigurable Hardware for Embedded Hard Real-Time Systems", 19th IEEE Real-Time Systems Symposium 98, WIP -Sessio, Madrid, Spaie, Dezember 1998 Golatowski, F.; Timmerma, D. "Usig Hartstoe Uiprocessor Bechmark i a Real-Time Systems Course", Third IEEE Real-Time Systems Educatio Workshop, Poza, Pole, Nov. 1998

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