FEM-Simulationen zur Prozessbegleitung und Zuverlässigkeitsbewertung von eingebetteten elektronischen Bauelementen in Leiterplatten

Transkript

1 FEM-Simulationen zur Prozessbegleitung und Zuverlässigkeitsbewertung von eingebetteten elektronischen Bauelementen in Leiterplatten Robert Schwerz Fraunhofer IZFP-D 10./11. Juli

2 Das Fraunhofer IZFP Dresden über 180 Beschäftigte (Stand 2012) Haushalt ca. 15 Mio. Euro IZFP-D 1. Prüfung von Mikro- & Nanostrukturen 2. Mikroelektronik & Nanotechnologie für die Prüftechnik 3. Systemintegration 4. Monitoringsysteme -2-

3 Abteilung: Prüf- und Diagnosverfahren Gruppe: Robuste Mikrosysteme und Sensorik Zuverlässigkeitsuntersuchungen von Mikrosystemen und Entwicklung langlebiger Sensorik für die Zustandsüberwachung Zuverlässigkeitsanalyse der Systeme & AVT Finite-Elemente-Berechnungen mikromechanische Materialcharakterisierung angepasste Prüfsysteme Umweltsimulation von Mikrosystemen unter mechanischer und thermischer Last Mikromechanische Werkstoffcharakterisierung -3-

4 Miniaturisierungstrend - Lösungen System-On-Chip (SoC) Package-On-Package (PoP) System-In-Package (SiP) -4-

5 Trend zur Einbettung von Komponenten - Ansätze PCB Packaging Funktionales PCB Potentiale: Miniaturisierung Systembedingte Kapselung kurze Signalstrecken Offene Fragestellungen erhöhte thermische Performance hohe Robustheit bei korrekter Herstellung Herstellbarkeit, Kosten, Prüfbarkeit, Langzeitstabilität -5-

6 Anwendungsfall #1-6-

7 Einbettungs Technologie für SHM Überwachung der Strukturintigrität durch Sensornetzwerk Integration der Sensorknoten (Elektronik & Wandler) auf/in die Struktur Anforderungen: sehr gute akustische Kopplung zwischen Sensor/Aktor & Struktur hohe Zuverlässigkeit in der harschen Prüfumgebung längere Lebensdauer als die zu prüfende Struktur -7-

8 Teilergebnisse aus F&E am IZFP-D Variante GFK a) SMD assembly b) Platzierung d. GFK Lage(n) c) Autoclave Prozess Variante - Kavität in PCB a) SMD assembly b) Stackup der Prepreg Lagen mit vorgeformten Kavitäten c) Platzierung. d. Decklage d) Laminierprozess GFRP FR4 Solder Solder Cu FR4 CR/CC CR/CC Epoxy Resin Cu -8-

9 Einbettungs Ergebnisse GFK Kavität in PCB Autoclave Lamination Tmax 180 C C Dauer ~5.5h ~2h Druck 2.5 bar bar Vakuum x x keine Delaminationen, keine Risse, kein Padimprint, gefüllte Hohlräume sehr vielversprechende Ergebnisse -9-

10 Finite-Elemente-Berechnung Objekt Geometrie Datenblätter Metallografie X-Ray / X-Ray CT Materialbeschreibung Zugtester (E-Modul, Festigkeit) DMA (dynamischer E-Modul, Viskoelastizität) Grauwertkorrelation (CTE) Kalorimeter (therm. Eigenschaften) Kriechtester (Viskoplastizität ) Belastungs-Szenario & Randbedingungen Herstellungsprozess Betriebsfall Auswertung Fehlerorte FEM Simulation Fehlermechanismen Modellkalibrierung Lebensdauern -10-

11 Model für Simulation Test-Aufbau Model parametrische 3D Modellierung BE Netz für alle Varianten konstant GFK Orthotropie entsprechend der Faserorientierung Kupfer, Nickel, Keramik - elastisch PCB, GFK - elastisch orthotrop Lot - viskoplastisch SMD Kavität GFK -11-

12 Herstellungsprozess - Simulation Einbettung beinhaltet temperatur-kritische Prozesse Stress-Zustand nach der Herstellung sollte beachtet werden erweiterter Modellierungsansatz einschalten der Epoxy Elemente I) Aufheizen & Aushärten II) Abkühlvorgang -12-

13 Herstellungsprozess - Simulation residual stress after manufacturing GFK Mises [MPa] stress concentration around component top Kavität more evenly distributed pressure on component -13-

14 Temperatur-Wechsel - Simulation Stresszustand nach d. Herstellung als Anfangswerte zyklische Belastung durch CTE Unterschiede d. Materialien Ausprägung d. Deformation: SMD < GFK < Kavität Herstellung Zuverlässigkeit EP 1 EP 2 RT Tmax Tmin exaggeration factor: 40 exaggeration factor: 40 exaggeration factor: 40 kritisch sind niedrige Temperaturen! -14-

15 Temperatur-Wechsel - Simulation Mises 1 (-55 C) GFK SMD Mises [MPa] Kavität -15-

16 Temperatur-Wechsel - Simulation akkumulierte Kriechdehnung (exaggeration factor 10) SMD GFK Kavität beide Embedding Varianten erhöhen die akk. Kriechdehnung im TCT! -16-

17 Temperatur-Wechsel - Experiment SMD CR0402 CR0603 CR0402 CR0603 CR0805 CR0805 ungeschädigt 2500 Cycles / 3000 Cycles Kornverfeinerung durch die inelastische Deformation Risse im Standoff, am Meniskus & am oberen Lotinterface -17-

18 Temperatur-Wechsel - Experiment GFK Einbettung 3000 Cycles CR0805 Kornverfeinerung im Kriechband, keine Risse im Lot Risse im Polymer der Kavität und ab Padinnenkante Richtung Komposit -18-

19 Temperatur-Wechsel - Experiment Kavität in PCB CR0603 CR0603 CR0603 CR0805 ungeschädigt 2500 Cycles / 3000 Cycles Kornverfeinerung im Kriechband, keine Risse im Lot -19-

20 Temperatur-Wechsel - Experiment Kavität in PCB - Rissdetails Risse im Polymer der Kavität & innere Padkante unter BE Ausbreitung bis in den Faserverbund Schichten -20-

21 Anwendungsfall #2-21-

22 Anforderungen Entwicklungsbegleitende Designunterstützung für die Anwendung einer Integrationstechnologie Erstellung eines parametrisierten FEM-Models für die Technologie Bestimmung kritischer Fehlerorte Aufdeckung von Optimierungspotential über Modellierung & DoE Ableitung von Schädigungsmechanismen -22-

23 Integrationstechnologie i² Board Technologie von Schweizer AG a) Chip auf Interposer kontaktieren (Flip-Chip) b) ggf. Underfill applizieren c) Lagenaufbau (inkl. Kavität) d) Laminierprozess e) Bohrung d. Vias (mechanisch) und galvanische Ankontaktierung f) Strukturierung für evtl. weitere Ebenen X-Ray und Chip/Interposer der i² Board Technologie [Gottwald, 2007] -23-

24 Herausforderungen an die Modellierung DoE erfordert Parametrisierung: variable Layouts je nach Chip (Pads, Dukos und Mikrovias) verschiedene 1 st Lvl Kontakttechnologien variierender Leiterplattenaufbau (Prepreg, Innenlagen, Kupfer) variierende Chip Position innerhalb d. PCB (zentral, Außenlage) Vereinigung von relevanten Features über 4-5 Größenordnungen Elementnetz sehr eng, benötigt sehr viele Elemente Microvia Interposer Interconnect Via Chip 1 µm 10 µm 100 µm 1 mm 1 cm 10 cm -24-

25 Geometrie Flexibilität durch Modularisierung der variablen Strukturen Mikrovia - Layout Via - Layout -25-

26 Geometrie Interposer Chip Copper PCB... #1 Interconnect-Layout -26-

27 Geometriebeispiel Interposer Kopplung unterschiedlicher Netzdichten über Kontaktelemente Chip Copper PCB Interconnection(s) -27-

28 Geometriebeispiel Interposer Simple Test-Layout 2 Vias 3 Microvias 5 Interconnects Chip Copper PCB Thermal-VIAs Interconnects PCB Stackup VIAs -28-

29 Belastungsszenario & Randbedingungen Design for Manufacturing Design for Reliability I II III IV I) Umschmelzen / Thermosonic III) Laminieren IV) Temperaturwechsel II) UF aushärten cross section - example model cross section - example model cross section - example model cross section - example model -29-

30 Zusammenfassung Supportsimulation auch für komplexe 3D Modelle bei Einbettung realisiert flexible Geometrien variable Layouts erweiterte Materialeigenschaften temperaturabhängige E-Modul elastisch-plastisches Verhalten der relevanten Werkstoffe zeitabhängiges Dehnungsverhalten bei Lotwerkstoff (Kriechen) DfM / DfR mit Nachbildung der realen Belastungsbedingungen Übertragung von Stresszuständen aus der Herstellung Prozess-angepasste Geometrien & Belastungsprofile Gute Übereinstimmung der Simulationsresultate mit Experimentergebnissen -30-

31 Vielen Dank Dresden Elbflorence, +49(0)351/ M. Roellig, +49(0)351/ Maria-Reiche-Str. 2, Dresden, Germany -31-