Entwurf und Optimierung heterogener ASIP / efpga (rasip) - Architekturen

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1 Entwurf und Optimierung heterogener ASIP / efpga (rasip) - Architekturen DFG SPP 1148 Zwischenkolloquium München 2008 Tobias G. Noll Bernd Neumann, Bosch, Reutlingen Torsten von Sydow, FAG Industrial Services, Herzogenrath Holger Blume Chair of Electrical Engineering and Computer Systems RWTH Aachen University UMIC Research Centre Research Area MPSoC funded within the German Excellence Initiative

2 Übersicht Motivation Arithmetikorientierte efpgas Architektur-Template Entwurfsablauf Mathematische Modellbildung Parameteroptimierung ASIP-eFPGA-Architekturen ASIP Entwurfsablauf Kopplungsmodi Strukturelemente zur Kopplung Abbildung exemplarischer Anwendungen Zusammenfassung 2

3 Range of Implementation Styles GPP DSP ASIP FPGA w/ Hardcore FPGA Standard Cell Physically Optimized Increasing flexibility Increasing energy & area efficiency 3

4 Motivation: Closing the Efficiency Gap mw / MOPS 1E+02 1E+01 1E+00 1E-01 1E-02 1E-03 DSP Embedded ARM 940T GP-Processor FPGA FLEXIBILITY 10 5 Embedded TI DSP Standard Cell Embedded FPGA Macro seems to be an attractive compromise E-04 Physically Optimized 1E-05 1E+00 1E+01 1E+02 1E+03 1E+04 1E+05 1E+06 MOPS / mm² (all entries scaled to 130 nm) 4

5 Eigenschaften Arithmetik Iterativ 2D Bit-Slice / Function-Slice Struktur Wenige, einfache Basisoperationen optimierte LUTs Regulär Shared s Inhärent lokal dedicated interconnects (local / broadcast) CLB Power 5 % I/O Power 9 % Bessere Effizienz für Arithmetik Volle Flexibilität, aber Interconnect Power 65 % Clock Power 21 % [XC4003, Kusse 97] 5

6 Motivation rasip 64 LEs 90 nm CMOS 6 basic cells xtrs µm 2 6

7 7 efpga: Architektur-Template RS LEs RS LEs RS LEs RS LEs RS LEs RS LEs RS LEs RS LEs RS LEs

8 Architektur-Template Connection Box Routing Switch 2D LE Cluster Conn. Box 8

9 Architektur-Template-Parameter Cluster: # LEs (hor. / ver.) # Broadcast-Ltg. # Shared s E/A Richtungen Logikelement: Funktionalität (Kernlogik) Konnektivität (DRB) Registerstufe: # LEs (Spalte) pro Reg. # LE Ausgänge mit Reg. Typ (Register, Latch,...) Routing Switch: # Leitungen Switch Point Positionen Switch Point Konnektivität # Shared s Segmentlängen Connection Box: # Ltg. pro Gruppe Fenstergröße Fenstergeschwindigkeit Fensterphase Fensterperiodizität # Shared s 9

10 Architektur-Template: RS Parameter z.b. Routing Switch RS # Leitungen Switch Point Positionen Switch Point Konnektivität # Shared s LEs Segmentlängen # Leitungen SP Positionen Shared s SP Konnektivität 10

11 Entwurfsablauf Architekturbeschreibung Dedizierte Netzliste Layout Generator VHDL Generator Konfigurator Modell entity efgpa is... end efpga; A T E Netzlistensimulation (Cadence) Funktionale Verifikation (ModelSim) 11

12 Modellbildung Implementierung der Basiszellen Dimensionierung (iterativ) optimiert hinsichtlich P V Spezifische Netzlistensimulationen Charakterisierung Modellgleichungen für A, T, E ATE-Gesamtmodell 12

13 Modellbildung: Kernlogik I0 I1 I2 I3 RS LUT2 LUT2 LUT2 LEs CO0 CO1 CCO O0 O1 conf CI0 CI1 CCI LUT2 in_0 in_1 XOR MUX2 sram_3 sram_2 sram_1 out sram_0 13

14 Modellbildung: Modellgleichungen z.b. Signallaufzeit Kernlogik: T = f( I n, O n, l F R, L, no, RC DRB L L,) C, L ng ) DRB ) O0 O1 : offen : geschlossen I0 I1 I2 I3 I0 I1 I2 I3 I0 I1 I2 I3 O0 O1 O0 O1 O0 O1 14

15 Modellbildung: ATE-Modell Architekturbeschreibung Dedizierte Netzliste ATE-Modell Kernlogik DRB -Zellen Register Routing-Switch Conn.-Box Taktnetz A T E aufwandsgünstige Paramteroptimierung 15

16 Parameteroptimierung 1E+02 GPP 4-tap 1D-FIR-Filter 1E+01 1E+00 DSP Altera Cyclone I: C H = C V = 4 M LE = 2, M = 1, M RS = 4 W H = W V = 8 N Reg = 2 mw / MOPS 1E-01 1E-02 1E-03 1E-04 1E-05 FPGA 1E+00 1E+01 1E+02 1E+03 1E+04 1E+05 1E+06 I II MOPS / mm 2 III Standardzellen physikalisch optimiert II: C H = 8, C V = 4 M LE = 8, M = 1, M RS = 2 W H = 8, W V = 4 N Reg = 2 III: C H = 16, C V = 4 M LE = 16, M = 1, M RS =4 W H = W V = 8 N Reg = 2 16

17 ASIP Entwurfsablauf Entwurfseinstieg (ASIP-Template) HDL.c HDL /.cpp HDL HDL.lisa Processor Designer nein Prozessormodell 17

18 ASIP-Template (LT_RISC) FE DC EX MEM WB FE/DC DC/EX EX/MEM MEM/WB BPC PC BSET Sprungadresslogik Sprunglogik BSET Bypass- Logik dst dst dst FPC 4 Bypass- Logik Programmspeicher Befehl insn Dekodier- Logik Datenspeicher src1 src2 src3 op1 ADR op2 ALU WBV op3 WBV 5-stufige Pipeline 32-bit Datenpfad 16 Register RISC-Befehlssatz 18

19 Kopplungsmodi Datenkommunikation Kopplungsmodus Komplexität der ausgelagerten Operationen Synchronisation (ASIP-eFPGA) TC niedrig Registerbank Anhalten der ASIP- Pipeline LC hoch Registerbank Interrupt- Mechanismus LC-MEM hoch Datenspeicher Interrupt- Mechanismus hybrid variabel Registerbank / Datenspeicher Anhalten der ASIP- Pipeline / Interrupt- Mechanismus 19

20 Strukturelemente zur Kopplung CI: efpga_ci <index>,<rd>,<rs1>,<rs2>,<rs3> fetch decode execute memory writeback index Speichertabelle (efpga Op.) idx delay address Op Op. 1 Op. 3 Op. 5 2 Op. 4 20

21 Digitales Empfangs-Makro für Multioperable GNSS Reconfiguration Multioperable analog frontend Reconfigurable Block efpga Dedicated Blocks CORDIC Tight coupling ASIP Fetch Decode Program memory Execute Writeback Data memory (Very) low power Low- (better no-) cost High performance High flexibility 21

22 Abbildung exemplarischer Anwendungen GPS-Empfängerarchitektur: 22

23 Abbildung exemplarischer Anwendungen GPS-Korrelatorkanal: I A/D Wandler 90 Q DCO EML P PRN Code Generator Korrelatorsteuerung Variable Anzahl der Kanäle Dynamisch adaptierbare Wortbreiten Empfindlichkeit, Akquisitionszeit Reguläre Operationen efpga Realisierung auf efpga: parallelisierbar, flexibel 23

24 efpga-operatoren (HP) 1 Operand (rs1) Operand (rs2) 2 Op. (rs1) Op. (rs2) Op. (rs3) Operand (rd) Operand (rd) 24

25 efpga-operatoren (LP) oktasmul oktamac2 25

26 efpga-operatoren (CI) SFG (HP) Cosinus Empfangs-Signal Sinus 4 x 4 Bit 4 x 4 Bit 4 x 4 Bit 4 x 4 Bit 4 x 4 Bit 4 x 4 Bit x x x x 4 x 8 Bit quadsmul quadsmul 4 x 8 Bit 4 x 8 Bit 4 x 8 Bit I-PRN-Akku 32 Bit PRN - 4 x 2 4 x 2 quadmac x + x quadmac x x x x x quadmac2 + + x - 4 x 2 4 x 2 EML I-EML-Akku 32 Bit + Q-EML-Akku 32 Bit Q-PRN-Akku 32 Bit 32 Bit I-EML-Akku 32 Bit I-PRN-Akku 32 Bit Q-EML-Akku 32 Bit Q-PRN-Akku 26

27 Einordnung in den Entwurfsraum 1E+02 1E+01 1E+00 DSP GP-Prozessor HP LP SW-Korrelator (GPS) 8-Tap FIR-Filter DES-Verschlüsselung Median-Filter Arch. mit Multiplizierer mw / MOPS 1E-01 1E-02 FPGA LT_RISC ASIP-eFPGA TC ASIP-eFPGA LC-MEM 1E-03 1E-04 Standardzellen physikalisch optimiert 1E-05 1E+00 1E+01 1E+02 1E+03 1E+04 1E+05 1E+06 MOPS / mm 2 27

28 GNSS Testbeds 28

29 GNSS Testbeds 29

30 GNSS Testbeds 30

31 Zusammenfassung Arithmetik-orientierte efpgas Enhanced Design Flow vergleichbar DPG Approach Modellbildung aufwandsgünstige Parameteroptimierung ASIP-eFPGA-Architekturen Kopplungsmodi Effizienzsteigerung durch Wahl des Kopplungsmodus Exemplarische Anwendung Multioperabler GPS-Empfänger Effizienzgewinn 31

32 Veröffentlichungen Neumann, B.; von Sydow, T.; Blume, H.; Noll, T. G.: "Entwurf und quantitative Analyse parametrisierbarer efpga-architekturen für Arithmetik-Anwendungen", Tagungsband der URSI Kleinheubacher Tagung 2005, Sep. 2005, Miltenberg Kappen, G.; Noll, T. G.: "Application Specific Instruction Processor Based Implementation of a GNSS Receiver on an FPGA", Proceedings of the DATE'06, 2006, München von Sydow, T.; Neumann, B.; Noll, T. G.: "Quantitative Analysis of embedded FPGA Architectures for Arithmetic", Proc. of the ASAP 2006, Colorado, Sep von Sydow, T.; Korb, M.; Neumann, B.; Blume, H.; Noll, T. G.: "Modelling and Quantitative Analysis of Coupling Mechanisms of Programmable Processor Cores and Arithmetic Oriented efpga Macros", Proc. of the ReConFig'06, Sep. 2006, San Luis Potosi, Mexico, Neumann, B.; von Sydow, T.; Noll, T. G.: "Application Domain Specific Embedded FPGAs for Flexible ISA-Extension of ASIPs", invited Paper, JVSPS 2008 von Sydow, T.; Neumann, B.; Noll, T. G.: "Design and quantitative analysis of ASIPs with efpga-based accelerators as flexible ISA-extension", PhD-Forum, DATE,

33 Veröffentlichungen (cont d) Kappen, G.; el Bahri, S.; Priebe, O.; Noll, T. G.: "Evaluation of a tightly coupled ASIP / Co-Processor Architecture used in GNSS receivers", Proc. ASAP, 2007, Montreal, Canada Kappen, G.; Kurz, L.; Noll, T. G.: "Comparison of ASIP and Standard Microprocessor Based Navigation Processors", Proc. TimeNav, 2007, Geneva, Switzerland Zipf, P.; Hinkelmann, H.; Deng, L.; Glesner, M.; Blume, H.; Noll, T. G.: "A Power Estimation Model for an FPGA-based Softcore Processor", Proc. FPL, 2007, Amsterdam, Niederlande Neumann, B.; von Sydow, T.; Blume, H.; Noll, T. G.: "Design flow for embedded FPGAs based on a flexible architecture template", Proc. of DATE'08, 2008, München von Sydow, T.; Blume, H.; Kappen, G.; Noll, T. G.: "ASIP-eFPGA architecture for multioperable GNSS receivers", Proc. of SAMOS Workshop, 2008, Samos Kappen, G.; Pieper, V.; Kurz, L.; Noll, T. G.: "Implementation and Analysis of an SDR Processor for GNSS Software Correlators", Proc. ION, 2008, Savannah, Georgia, USA 33

34 Thank you very much for your kind attention! 34

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