Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform

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1 Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Prof. Dr.-.-Ing.. Frank Kesel Fachhochschule Pforzheim

2 Übersicht Vom Algorithmus zum Chip High-Level Synthese Anwendungsbeispiel Automatisierungstechnik Zusammenfassung Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 2 / 24

3 Realisierung von Algorithmen Systementwicklung (z.b. Matlab/Simulink) Software (µp, DSP) Festkomma und Gleitkomma Programmierung in C und Assembler begrenzte Parallelisierungsmöglichkeiten Hardware (ASIC, PLD) ASIC aufwändig und unflexibel FPGA rekonfigurierbar ( Co-Prozessor ) Entwurf mit HDLs (VHDL, SystemC) hoher Parallelisierungsgrad möglich Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 3 / 24

4 Integrierte Schaltungen (IC) ASIC: Applikations- Spezifische IC PLD: programmierbare Logikbausteine (Programmable Logic Devices), vollständig vorgefertigte Logik-IC, Definition der applikationsspezifischen Funktion erfolgt durch Programmierung Standard IC Full-Custom-ASIC: Alle Masken kundenspezifisch SPLD: simple PLD PAL µprozessoren DSP Semi-Custom-ASIC: teil-vorgefertigte IC, i.d.r. Verdrahtung kundenspezifisch ("Maskenprogrammierung") CPLD: complex PLD GAL... Speicher... FPGA: Field-Programmable Gate Array Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 4 / 24

5 FPGA Feine Granularität, vergleichbar mit ASIC Logikrealisierung durch LUT oder MUX Gut geeignet für register- und arithmetikintensive Anwendungen Embedded RAM Embedded µps Arithmetik- Unterstützung (Multiplizierer, etc.) Beispiel Virtex-II FPGA von Xilinx: CLB / Slice : 4-Input- LUT, MUX, Carry, D- Flipflop (XC2V8000: LUT/DFF) 18kBit Block SelectRAM (XC2V8000: 168 Blöcke) 18x18 Bit Signed Multiplizierer (XC2V8000: 168 Multiplizierer) Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 5 / 24

6 FPGAs als Co-Prozessoren Rechenintensive digitale Anwendungen: Kommunikationstechnik, Bildverarbeitung, Regelungstechnik Grobkörnige Parallelität: z.b. mehrere unabhängige Filterkanäle Feinkörnige Parallelität: z.b. Entrollen der inneren Schleifen von Filtern Problem: Entwurf der Hardware Üblicher Weg: Entwurf mit VHDL auf Register-Transfer-Ebene (RTL) Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 6 / 24

7 Algorithmische Beschreibungen Anwendung liegt als algorithmische Beschreibung vor (Matlab, C/C++) Häufig manuelle Umsetzung in VHDL- RTL-Code (Register- Transfer-Level) RTL-Code wird durch Logiksynthese in FPGA/ASIC umgesetzt int design(int a, int b, int c, int d, int e, int f) { int y; } y = a * b + c + ( d - e ) * f; return y; Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 7 / 24

8 Abstraktionsebenen Verhalten HLS Struktur Systemebene Algorithmische Ebene Algorithmen Register Transfer Ebene Register Transfers Logikebene Y-Diagramm nach Gajski Geometrie Schaltungsebene Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 8 / 24

9 High-Level Synthese (HLS) Automatische Umsetzung von algorithmischen Beschreibungen in ASIC/FPGA-Hardware ( HW-Compiler ) High-Level-Synthese (Behavioral Synthesis): z.b. Synopsys BehavioralCompiler, algorith. Beschreibung in VHDL oder SystemC Weitere Tools: z.b. Simulink/SystemGenerator (MathWorks/Xilinx), SPW (Cadence), CoCentric System Studio (Synopsys). Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 9 / 24

10 C/SystemC VHDL int design(int a, int b, int c, int d, int e, int f) { int y; y = a * b + c + ( d - e ) * f; return y; } SystemC Compiler BehavioralCompiler DesignCompiler FPGACompiler ENTITY design IS PORT ( a, b, c, d, e, f : IN integer; y : OUT integer); END DESIGN; ARCHITECTURE beh OF design IS BEGIN PROCESS ( a, b, c, d, e, f) BEGIN y <= a * b + c + ( d - e ) * f; END PROCESS; END beh; Hersteller FPGA Bibliothek FPGA Netzliste Bitstream- Generierung und Programmierung Place & Route (herstellerspezifisch) Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 10 / 24

11 High-Level Synthese vs. RT-Synthese ENTITY design IS PORT ( a, b, c, d, e, f : IN integer; y : OUT integer); END DESIGN; ARCHITECTURE beh OF design IS BEGIN PROCESS ( a, b, c, d, e, f) BEGIN y <= a * b + c + ( d - e ) * f; END PROCESS; END beh; RT-Synthese: kombinatorische Logik mit 2 Multiplizierern, 2 Addierern und 1 Subtrahierer a b d e c * v1 + - v2 * f v3 v4 + y Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 11 / 24

12 Exploration des Entwurfsraums mit HLS Untersuchung von Architekturvarianten welche aus einer algorithmischen Beschreibung erzeugt werden. Parallele Architekturen <-> sequentielle Architekturen Kriterien: Ressourcenverbrauch - Rechenleistung - Energieverbrauch HLS generiert Datenpfad sowie evtl. benötigtes Steuerwerk und (Zwischen)Speicher Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 12 / 24

13 HLS (1) int design(int a, int b, int c, int d, int e, int f) { int y; } y = a * b + c + ( d - e ) * f; return y; a b d e c * v1 + - v2 * f v3 v4 + y Extraktion der Datenabhängigkeiten in einem Datenflussgraphen (DFG). Vorgabe von Art und Anzahl der Ressourcen ( Resource Allocation ). Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 13 / 24

14 HLS (2) Taktzyklus a b d e c v1 * + v3 + - v2 v4 * f y Ablaufplanung, in welchem Taktzyklus wird welche Operation ausgeführt ( Scheduling ). Einführen von Registern zur Speicherung von Zwischenergebnissen ( Register Allocation ). Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 14 / 24

15 HLS (3) a s1 MUX v2 s2 MUL REG v1 / v4 b s1 MUX f s2 Bindung der Operationen aus dem DFG zu den Hardwarekomponenten ( Binding ). Implementierung des Steuerwerks. Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 15 / 24

16 Beispiel: FIR-Filter Entwurf mit Matlab Datenwortbreite 16 Bit, 16 Stufen (Taps) Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 16 / 24

17 Entwurf mit SystemC / VisualC++ Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 17 / 24

18 FPGA Realisierungen des FIR-Filters Anzahl der Gatteräquivalente in Abhängigkeit vom Datendurchsatz # GE Datendurchsatz / MSPS FPGA: Xilinx VirtexII, XC2V250, LUTs/1.536 Slices, 24 Multiplizierer Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 18 / 24

19 Anwendung Automatisierungstechnik Implementierung von regelungstechnischen Algorithmen üblicherweise auf SPS Sehr schnelle dezentrale Regler auf FPGA- Basis Entwurf auf algorithmischer Ebene in VHDL oder SystemC Vorkompilieren von Blöcken (z.b. PID- Regler) mit HLS und Verschaltung in einem Schema-Editor Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 19 / 24

20 Matlab VHDL/SystemC Blockbeschreibung Hersteller FPGA Bibliothek BehavioralCompiler DesignCompiler FPGACompiler Blockbibliothek Bitstream- Generierung und Programmierung Place & Route (herstellerspezifisch) Schaltplaneditor Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 20 / 24

21 FPGA Hardwareplattform Altera Flex10k70 FPGA Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 21 / 24

22 Beispiel: Dampfmaschinenregelung Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 22 / 24

23 Projektierung des Reglers Altera MAX+plusII Schaltplaneditor Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 23 / 24

24 Zusammenfassung FPGAs können als schnelle (Co-)Prozessoren in der Signalverarbeitung oder Regelungstechnik verwendet werden Kurze Entwicklungszeiten durch algorith. Beschreibung in SystemC/VHDL Untersuchung verschiedener Realisierungsvarianten mit Hilfe der High- Level Synthese bezüglich Resourcenverbrauch, Rechenleistung und Energieverbrauch Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform 24 / 24

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