ESD Test nach dem Human Body Model (HBM) Zurück zu den Anfängen

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1 ESD Test nach dem Human Body Model (HBM) Zurück zu den Anfängen Tilo Brodbeck 1, Jan Weigmann 1, Wolfgang Stadler 2 (1) Infineon Technologies AG, Am Campeon, München tilo.brodbeck@infineon.com (2) Intel Mobile Communications, Am Campeon, München Zusammenfassung Aufgrund der zunehmenden Komplexität moderner elektronischer Bauelemente, stoßen die herkömmliche HBM-Testmethodik und die dafür notwenigen Testsysteme an ihre Grenzen. Ein völlig neuer Lösungsansatz wird vorgestellt. Experimentelle Untersuchungen belegen die Lösung der gegenwärtigen Probleme aber auch den Diskussionsbedarf neuer Fragestellungen. Abstract Due to the increasing complexity of advanced electronic components the present HBM test methodology and the used test systems are reaching their limits. A completely new approach is presented. Experimental investigations demonstrate the solution of the present problems but also the need for the discussion of new questions. 1 Einleitung Das Human Body Model (HBM) ist das älteste Model für den Test der Empfindlichkeit von elektronischen Bauelementen gegen elektrostatischen Entladungen (ESD). Nach einigen Verbesserungen gegenüber dem ursprünglichen Standard [1] glaubte man in den 9iger Jahren die Standardisierung für weitgehend abgeschlossen [2, 3]. Inzwischen jedoch führen die zunehmende Komplexität der Bauelemente und Anzahl ihrer Anschlüsse (Pins) zu erheblichen Problemen beim HBM-Test. Diese betreffen die Testsysteme selbst, die zu testenden Pin-Kombinationen, die Überbelastung der Bauelemente bei der Testdurchführung und die erforderliche Messzeit. Dieser Beitrag zeigt zunächst den Zusammenhang zwischen den Kosten eines Testsystems und der Anzahl der Testerkanäle, den Einfluss unterschiedlicher Testerparasiten auf die Entladeströme und das Problem der Überbelastung und der langen Testzeiten durch die hohe Anzahl der erforderlichen Belastungspulse. Anschließend werden die Methoden vorgestellt, die bisher eingesetzt werden, um die Anzahl der erforderlichen Testerkanäle und der Belastungspulse (Zaps) zu reduzieren. Alle bisher vorgeschlagene Lösungsansätze sind nicht völlig befriedigend und führen insgesamt zu einer dramatischen Verkomplizierung der Testmethodik. Die Autoren schlagen deshalb einen neuen Weg vor: Test von statistisch ausgewählten Pin-Paaren mit einem 2-Kanal- HBM-Testsystem. Der Beitrag diskutiert Vor- und Nachteile eines 2-Kanal-HBM-Testers und vergleicht dessen Entladestöme mit denen eines Matrix-Testsystems. Das Konzept, HBM-Test von statistisch ausgewählten Pin-Paaren wird vorgestellt und an einem Beispiel erläutert. Untersuchungen an speziell dafür geeigneten Testchips zeigen, dass sowohl der Test von statistisch ausgewählten Pin-Paaren, als auch der von standardisierten Pin-Kombinationen, dieselben Fehlermechanismen adressieren. Beim Test von statistischen Pin-Paaren tritt jedoch keine Überbelastung auf, wie sie beim Test der standardisierten Pin-Kombinationen von Bauelementen mit vielen Anschlüssen und vielen unterschiedlichen Versorgungs-Domänen typisch ist. Die Empfindlichkeit des sogenannten IO-Tests und speziell die von differenziellen Pin-Paaren wird diskutiert und Testergebnisse werden vorgestellt. Die Anzahl der Belastungspulse und die dafür notwendigen Testzeiten unterschiedlicher Testmethoden werden verglichen. Es wird gezeigt, dass der Test von statistischen Pin-Paaren, insbesondere für komplexe Bauelemente, zu einer drastischen Reduzierung der Messzeit führt. Abschließend wird über den Stand der Normung berichtet und ein Ausblick über bereits geplante Untersuchungen gegeben.

2 Preis (tusd) Strom (A/kV) 2 Probleme beim HBM-Test 2.1 HBM Testsystem Für den HBM-Test von elektronischen Bauelementen werden Testsysteme benötigt, deren Anzahl von Testerkanälen mindestens so groß sein muss, wie die Anzahl der zu testenden Anschlüsse Spezifikation ZapMaster 1 pin 1 pins 2 pins MK2 1 pin 1 pins 2 pins Testerkosten Die Kosten der HBM-Testsysteme sind im hohen Maße von der Anzahl der Testerkanäle abhängig. Abbildung 1 zeigt den Zusammenhang zwischen Kaufpreis und der Anzahl der Testerkanäle für aktuelle und für bereits nicht mehr lieferbare HBM-Testsysteme aktuelle Testsysteme System_1 System_2 System_3 Testsysteme obsolet System_4 System_5 System_6 System_7 1 1 HBM-Testerkanäle Abb. 1: Kosten für HBM Testsysteme in Abhängigkeit von der Anzahl der Testerkanäle. In der Vergangenheit waren Testsysteme mit 256 Kanälen häufig ausreichend. Da die Testerkosten in etwa linear mit der Anzahl der Kanäle ansteigen, sind für den HBM-Test zukünftiger Bauelemente mit zum Teil mehreren tausend Anschüssen entsprechend hohe Investitionen notwendig Testerparasiten Mit der steigenden Anzahl von Testerkanälen vergrößert sich auch der Einfluss der Test-Matrix auf die HBM-Entladeströme. Die Testerhersteller versuchen durch eine geeignete Auslegung der Pulsquellen diesen Effekt zu kompensieren. Eine weitere Möglichkeit besteht in der Verwendung mehrerer Pulsquellen und/oder durch mechanisches Verfahren der Pulsquellen (Minimierung der notwenigen Schaltmatrix). Trotz allem gelingt es nur sehr schwer die Spezifikationen des aktuellen HBM-Standards für die Entladungen in einen Kurzschluss und in eine Last von 5 Ohm einzuhalten.. 5n 1n 15n 2n Zeit (s) Abb. 2: Einfluss einer (komlexen) Last auf die HBM-Entladeströme von zwei Testsystemen (ZapMaster, MK2) für den Anschluss von einem, 1 oder 2 Bauelement-Anschlüsse an Terminal A der Testsysteme. Nicht spezifiziert sind HBM-Entladungen in Bauelemente mit komplexer Last. Abbildung 2 zeigt für zwei unterschiedliche HBM-Testsysteme (ZapMaster und MK2) den Einfluss unterschiedlicher komplexer Lasten auf den Entladestrom. Für diesen Zweck wurden Entladungen an Testchips durchgeführt die entwender über nur einen einzelnen Masseanschluss (1 Pin) verfügen oder bei denen mehrere Masse-Anschlüsse intern metallisch miteinander verbunden sind (1 Pins und 2 Pins). Für hohe Lasten können die Spitzenströme (und damit auch die Testergebnisse) um mehr als ±2% vom spezifizierten Wert abweichen. 2.2 Testdurchführung Schon für sehr einfache Bauelemente ist es nahezu unmöglich alle möglichen Pin-Paare einer HBM-Belastung zu unterziehen. Aus diesem Grund hatte bereits schon der MIL Standard [1] Gruppen von Pin-Kombinationen definiert, die bis heute nahezu unverändert beibehalten wurden. Mit diesen Standard-Pin-Kombinationen konnte der Testaufwand um etwa den Faktor 1 reduziert werden (siehe auch Tabelle 6) Definition: Vps und non-vps Pins Beim HBM-Test werden die Anschüsse der Bauelemente in zwei Gruppen eingeteilt, in Anschlüsse, die zur Versorgung der Bauelemente dienen, Vps Pins (Vdd, Vcc, Vss, GND, ) und die der anderen Anschlüsse, non-vps Pins. (Bis EOS/ESD STM [2] und JESD22-A114C- 25 wurden auch not conneced Pins als non- Vps Pins betrachtet. Dies führte häufig zu einer fehlerhaften Bewertung der HBM-Festigkeit.)

3 Kumulierte Ausfälle (%) TDDB (s) Kumulierte Ausfälle (%) Bei den Standard Pin-Kombinationen werden jeweils ein Vps Pin mit dem Terminal B (Masse Anschluss) des HBM-Testsytems verbunden und alle anderen Anschlüsse einzeln nacheinander gegen diesen Vps Pin getestet. Zusätzlich wird ein IO-Test mit den non-vps Pins durchgeführt. Die Einteilung in Vps Pins und non-vps Pins ist dabei nicht immer eindeutig (z.b.: Vref, Vpp, Vbias, Vpll, +Vs, ) Definition: Vps Pin-Gruppen Gleichartige Vps Pins können in Gruppen zusammengefasst und gemeinsam getestet werden (siehe auch Kapitel 3.1, Supply Pin Ganging ). Die Frage, welche Vps Pins als gemeinsame Gruppe anzusehen sind, ist in den letzten drei Jahrzehnten kontrovers diskutiert worden und hat in wechselnden Definitionen in den verschiedenen Revisionen der HBM-Standards ihren Niederschlag gefunden [1, 2, 3]. Aktuell darf der Widerstand zwischen irgend zwei Pins der Gruppe nicht größer als 3 Ω sein [6]. Bis heute gibt es aber in dieser Frage keinen vollständigen Konsens innerhalb der ESD Community. 2.3 ESD-Overstress Thermische Ausfälle Bis zum Ende der 9iger Jahre wurden durch HBM-Belastungen fast ausschließlich thermische Ausfälle verursacht, die sich elektrisch in der Regel in einer Erhöhung des Pin-Leckstromes bemerkbar machen. 1 1 Pulse 8 3 Pulses 3 Pulses HBM Belastungsspannung V/Vo Abb. 3: Kumulierte Ausfälle eines Microcontrollers für HBM-Belastungen mit jeweils einem drei oder dreißig Pulsen pro Spannungsschritt. Die Ausfallschwelle für thermische Ausfälle ist nahezu unabhängig von der Anzahl der Belastungspulse [7]. Abbildung 3 zeigt ein Beispiel GOX-Ausfälle Fortgeschrittene CMOS Technologien verfügen nur noch über ein sehr enges ESD Design- Window, d.h. nur noch über einen sehr geringen Abstand zwischen Signal-Spannung und Durchbruchspannung der Gate-Oxide (GOX), der für den Arbeitsbereich der ESD-Schutzelemente zur Verfügung steht. Das hat zur Folge, dass bei der HBM-Belastung bereits vor dem thermischen Ausfall der ESD-Schutzelemente häufig bereits die Durchbruchspannung eines Gateoxides überschritten wird. Dieser Fehlermechanismus ist auch bekannt bei ESD-Belastungen nach dem Charged Device Model (CDM) und äußert sich typischerweise in einer Erhöhung der Stromaufnahme des Bauelements. 1 1 Puls 8 3 Pulse 1 Pulse 6 3 Pulse HBM Belastungsspannung V/Vo Abb. 4: Kumulierte Ausfälle eines Digital/Analog- Konverters für HBM-Belastungen mit jeweils einem drei oder dreißig Pulsen pro Spannungsschritt GOX: 1.1 nm Inversion NMOS PMOS Accumulation NMOS Durchbruchspannung (V) Abb. 5: Zusammenhang zwischen Durchbruchspannung und time-dependent-dielectric breakdown (TDDB) für ein 1.1 nm GOX.

4 Abbildung 4 zeigt eines der ersten Beispiele für einen durch HBM-Belastungen verursachten GOX-Ausfall [7]. Die Ausfallschwelle für derartige Ausfälle sinkt mit der Anzahl der Belastungspulse. Gate-Oxide haben ein Gedächtnis (Abbildung 5). Der Zusammenhang zwischen Durchbruchspannung und time-dependentdielectric breakdown (TDDB) folgt einem Potenzgesetz [11], das sich über mindestens 15 Dekaden bis in den CDM Zeitbereich hinein erstreckt. Für ESD-Belastungen mit einem oder drei Pulsen liegt die Änderung der Durchbruchspannung im niedrigen einstelligen Prozentbereich und damit innerhalb der Streuung, die beim HBM-Test von elektronischen Bauelementen typisch ist Fehlerhafte Bewertung wegen Overstress Beim HBM-Test von Bauelementen mit vielen Anschlüssen können einzelne ESD-Schutzelemente (z. B. solche, die einen definierten Entladepfad zwischen unterschiedlichen Power- Domänen aufsteuern) unter Umständen mehrere tausendmal belastet werden. Das hat deutliche Auswirkungen auf die nach dem standardisierten HBM-Test ermittelte ESD-Ausfallschwelle. BAUELEMENT mit gleichem ESD-Schutz HBM Empfindlichkeit für wenige Pulse Robustheit im Feld HBM Schwelle nach Test-Standard therm. Ausfall GOX Ausfall KLEIN 1 Domäne wenige Pins robust o.k. MEDIUM 2-5 Domänen ~1 Pins robust 15 V GROSS ~5 Domänen ~5 Pins robust 1 V Abb. 6: ESD-Robustheit im Feld und HBM- Empfindlichkeit gemäß dem aktuellen HBM Standard für Bauelemente (klein, medium und groß) mit demselben ESD-Schutzkonzept. Dazu ein Beispiel (Abbildung 6): Drei Bauelemente (klein, medium, groß, mit wenigen bzw. vielen Anschlüssen und Power-Domänen) sollen dasselbe ESD-Schutzkonzept (und dieselben zu schützenden Schaltungen) aufweisen. Das bedeutet, alle drei Bauelemente haben auch die gleiche ESD-Robustheit im Feld. Beim ESD-Test nach der standardisierten HBM- Testmethode wird eine Maßzahl ermittelt (z. B.: ), die in Bezug zu einer ESD-Festigkeit gesetzt werden muss. Unterschiedliche Bauelemente mit demselben ESD-Schutzkonzept, bei denen ein ESD-Test thermische Ausfälle adressiert (früher typisch für HBM-Belastungen), erzielen im Allgemeinen auch dieselbe Maßzahl. Ein völlig anderes Bild ergibt sich für GOX- Ausfälle. Bei großen Bauelementen kommt es aus den bereits genannten Gründen beim HBM- Test zum Overstress, der zu einer signifikant geringeren Maßzahl führt. Im Feld werden Bauelemente nur mit einer sehr geringen Anzahl von elektrostatischen Entladungen konfrontiert. Damit ist für große Bauelemente das Testergebnis schlechter, als es der Realität entspricht. 2.4 Testzeit Die Testzeit ist abhängig von den in dem standardisierten HBM-Testverfahren definierten Parametern und von dem zu testenden Bauelement. Tab. 1: Testzeit* für kleine, mittlere und große Bauelementen mit unterschiedlicher Anzahl von Power -Domänen und Bauelement-Anschlüssen Bauelement klein mittel groß Anzahl der Pins Domänen Zaps Testzeit* 41 s 35 s 4:18 h *) Für die Berechnung der Testzeit wurden folgende Parameter zu Grund gelegt: Jeweils ein Puls pro Polarität, Verzögerung:,3 s, gleiche Anzahl I/O-Pins pro Domäne, je ein VDD- und VSS-Pin pro Domäne, alle VSS-Pins verbunden. Die Testzeiten für drei unterschiedliche Bauelemente sind in Tabelle 1 angegeben. Das große Bauelement mit 5 Anschlüssen und 5 Power-Domänen wird mit 51.6 HBM-Pulsen getestet. Damit ergibt sich eine Testzeit von mehr als vier Stunden. Für drei Bauelemente pro Spannungsstufe und typischerweise vier Testspannungen ist somit eine Testzeit von mehr als einer Arbeitswoche notwendig. Für zukünftige Bauelemente mit weiter ansteigender Anzahl von Anschlüssen und Power-Domänen steigen die Testzeiten weiter stark an und sind damit nicht mehr akzeptabel. 3 Bekannte Lösungsansätze 3.1 Mehr Bauelement-Anschlüsse als Testerkanäle Für den HBM-Test von Bauelementen mit mehr Anschlüssen als Testerkanäle wurden alternative Testmethoden entwickelt [8]. Die bekanntesten sind wie folgt:

5 Supply Pin Ganging: Die gemeinsamen Vps Pins werden auf dem Testboard miteinander verbunden und wie ein Pin behandelt. Für diese Methode existiert ein Standard Practice Dokument [4]. Split Signal Pin: Verwendet werden mindesten zwei Testboards, bei denen jeweils alle Vps Pins aber jeweils nur ein Teil der non-vps Pins angeschlossen sind. Für diese Methode existiert ebenfalls ein Standard Practice Dokument [5]. Intelligent Testing (Repräsentative Pinauswahl): Für jede Domäne werden repräsentative Vps Pins und non-vps Pins ausgewählt und getestet. Die Auswahl ist allerdings nicht genau definiert und daher nicht eindeutig. Repräsentative Pinauswahl und Split Signal Pin können mit Supply Pin Ganging kombiniert werden. Die Anzahl der testbaren Anschlüsse kann realistisch um etwa den Faktor 2-3 erhöht werden. Mit der Methode, Repräsentative Pinauswahl kann auch das Overstress-Problem reduziert werden. 3.2 Reduzierung des Overstresses Um einen Overstress zu vermeiden dürfen einzelne ESD-Schutzelemente nicht durch eine übermäßige Anzahl von Testpulsen belastet werden (Kapitel 2.3). Speziell dafür wurde eine besondere Testmethode entwickelt [1], der Partitioned HBM Test. Der Test besteht aus drei Teilen, dem intra-domain Test, bei dem jede Domäne wie ein separates Bauelement getestet wird (allerdings ohne den IO-Test), dem interdomain Test, bei dem alle Vps Pin-Paare getestet werden und dem IO-Test. Die Testmethode ist inzwischen im aktuellen Joint ESD/JEDEC HBM Test Standard berücksichtigt [6]. 3.3 Fazit Die bisher bekannten Lösungansätze können die Anzahl der testbaren Bauelement-Anschlüsse erhöhen (Faktor 2-3) und die Overstress- Problematik teilweise verringern. Für die Erstellung der Testpläne sind jedoch detaillierte Kenntnisse über den Aufbau der Bauelemente notwendig ( Repräsentative Pinauswahl und Partitioned HBM Test ). Darüber hinaus sind alle vorgeschlagenen Methoden nicht völlig befriedigend, führen insgesamt zu einer deutlichen Verkomplizierung der Testmethodik, können unakzeptabel lange Testzeiten nicht ausreichend verringern und stoßen bereits bei der Komplexität heutiger Bauelemente an ihre Grenzen. 4 Neuer Lösungsansatz Für den ESD-Test von elektronischen Bauelemente nach dem HBM wird ein völlig neuer Ansatz vorgeschlagen: Der Test von statistisch ausgewählten Pin-Paaren mit einem 2-Kanal HBM-Testsystem. 4.1 Zwei-Kanal HBM-Testsystem Als Pulsquellen für 2-Kanal Testsysteme eignen sich in der Regel manuelle oder Wafer-Level HBM-Testsysteme. Für den Test von Bauelementen mit vielen Anschüssen müssen die Testsysteme automatisiert sein. Dies beinhaltet: Software unterstütze Bestimmung der Pin- Postionen und Eingabe der Testparameter einschließlich der Pin-Paare, automatisierter Testablauf, kurze Testzeiten und das Erstellen von Testprotokollen. Pegasus Abb. 7: Pegasus 2-Pin Testsytem. Zwei-Kanal HBM-Testsysteme sind von mehreren Firmen lieferbar bzw. angekündigt. Für das Pegasus 2-Pin Testsystem von Thermo Fisher Scientific (Abbildung 7) wurden zwei Pulsquellen angekündigt (HMM und HBM). Für eine Automatisierung liegen noch keine Pläne vor. Abb. 8: Arcus 2-Pin Testsystem. Thermo Fisher Scientific Arcus 2-Pin System GrundTech

6 Das Arcus 2-Pin System von GrundTech, (Abbildung 8) mit robotic probes und Wafer Prober ist ein automatisiertes 2-Kanal HBM- Testsystem für Wafer und Bauelemente. Die japanische Firma, Hanwa Electronic Ind. Co., Ltd., bietet ein HBM Wafer-Level HBM- Testsystem (HED-51D) an. 4.2 Statistisch ausgewählte Pin-Paare Der Test von statistisch ausgewählten Pin-Paaren wurde bereits früher ausführlich vorgestellt [12]. Deshalb werden hier nur die wichtigsten Eigenschaften angegeben. Alle Anschlüsse eines Bauelements, sowohl die Vps Pins als auch die non-vps Pins ( nonconnected Pins werden nicht getestet), werden gleich behandelt und je einmal mit Terminal A und Terminal B des HBM-Testsystems verbunden. Der jeweils korrespondierende Bauelement-Anschluss wird statistisch ausgewählt. Somit ergeben sich 2 x n Pin-Paare (n: Anzahl der Anschlüsse des Bauelements). Linear Congruential Generator (LCG): X n+1 = (a X n + c) mod m with mapping to n pins: X n+1 = [(a X n + c) mod m] n Example (for ICs with approx. < 25 pins): Starting value (X n ): Modulus (m): 675 Multiplier (a): 16 Increment (c): 1283 Abb. 9: Pseudo-Zufallszahlen Generator - Beispiel Für die Erzeugung von Zufallszahlen benutzt man einen Pseudo-Zufallszahlen-Generator. Damit wird eine definierte Liste von Zufallszahlen generiert. Ein Beispiel für einen entsprechenden Generator ist in Abbildung 9 angegeben. Die Pin-Paare werden wie folgt festgelegt: Der erste Anschluss des Bauelementes wird mit Terminal B verbunden. Der korrespondierende Anschluss für Terminal A wird durch die erste Zahl der vom Zufallszahlen-Generator erstellten Liste festgelegt. Für das zweite Pin-Paar wird der zweite Anschluss mit Terminal B verbunden und so weiter. Sollte ein Anschluss für Terminal A mit dem von Terminal B übereinstimmen, dann wird der nächste aus der Liste ausgewählt. Tab. 2: Anwendungsbeispiel Bestimmung von statistisch ausgewählten Pin-Paaren für ein Bauelement mit 8 Pins. Term. B (GND) Pin from LCG Term. A (stress) (6) (6) Damit wird einen Liste von Pin-Paaren erzeugt bei der jeder Bauelement-Anschluss einmal mit Terminal B verbunden ist. Anschließend wird der Vorgang für Terminal A wiederholt. Tabelle 2 zeigt ein Beispiel für ein Bauelement mit 8 Anschlüssen. Alle Bauelemente einer Testserie werden mit denselben Pin-Paaren getestet. Alle Pin-Paare werden mit positiver und negativer Polarität getestet. 5 Untersuchungen Term. A (stress) Pin from LCG Term. B (GND) (4) () (5) (5) HBM Entladeströme Aufgrund geringerer Testerparasiten sollte bei einem 2-Kanal HBM-Testsystem der Einfluss des Testobjektes auf die Entladeströme geringer sein, als dies bei einem Matrix-Testsystem der Fall ist. Auf den Wunsch von Infineon wurde vor einiger Zeit vom ESD-Matrix-Testsystem EX11 eine Wafer Level Variante entwickelt (EX11-WL), bei der die Entladeströme für jeden Kanal separat geformt werden. Durch die Auswahl zweier beliebiger Anschlüsse kann mit diesem System die Charakteristik eines 2-Kanal HBM- Testsystems nachempfunden werden. Im Folgenden werden HBM-Entladeströme der beiden Testervarianten verglichen, die sowohl durch ein Bauelement als auch durch einen Kurzschluss fließen. Abbildung 1 zeigt die Entladeströme des HBM- Matrix-Testsystems (EX11) die durch die 32 Anschlüsse eines Bauelementes (device) fließen. Zusätzlich wurden die Ströme im Kurzschluss für die entsprechenden 32 Tester-Kanäle und für 32 Entladungen eines einzelnen Kanals gemessen.

7 Strom (A/kV) Strom (A/kV) Abb. 1: Entladeströme des HBM-Matrix-Testsystems (EX11). Die Entladungen in einen Kurzschluss zeigen eine geringe Streuung und liegen innerhalb der Spezifikation. Bei der Belastung von Bauelementen jedoch erhöht sich der Spitzenstrom um mehr als 5%. Dies kann je nach Fehlermechanismus (GOX-Ausfälle) zu einer signifikanten Änderung der Ausfallschwelle führen HBM Matrix-Testsystem short (1 channel) short (32 channels) device 5n 1n 15n Zeit (s) 2-Pin Testsystem short short (board) device 5.2 Test von statistisch ausgewählten Pin- Paaren Die HBM-Tests von statistisch ausgewählten Pin- Paaren wurden an Testchips durchgeführt, da Testsysteme mit geeigneter Software für den Test an Produkten erst seit kurzem verfügbar sind (bei herkömmlichen Testsystemen ist die Eingabe von statistisch ausgewählten Pin-Paaren für Bauelemente mit vielen Anschlüssen praktisch nicht möglich) und die auftretende Phänomene anhand der einfacher aufgebauten Testchips besser analysiert und verstanden werden können Thermische und GOX-Ausfälle Im ersten Beispiel sollte geprüft werden, ob mit Hilfe des Tests von statistisch ausgewählten Pin- Paaren die Overstress-Problematik vermindert werden kann. Die Untersuchungen wurden an einem Testchip (TC1) in einer 9 nm CMOS Technologie mit Standard IO-Interface durchgeführt. Der Testchip verfügt über 44 Anschlüsse und zwei unterschiedliche Versorgungs-Domänen (Tabelle 3). Voruntersuchen und Fehleranalysen haben gezeigt, dass HBM-Belastungen GOX-Ausfälle verursachen, die sich im elektrischen Fehlerbild in einer Erhöhung der Ruhestromaufnahme (VDD2) bemerkbar machen. Tab. 3: TC1 (9 nm CMOS Technologie, Standard IO-Interfaces, GOX-Ausfälle) - Pinliste..2. 5n 1n 15n Zeit (s) Abb. 11: Entladeströme eines 2-Kanal HBM-Testsystems (EX11-WL). Entsprechende Untersuchungen wurden auch mit der Wafer Level Variante (EX11-WL) durchgeführt (Abbildung 11). Gemessen wurden die Entladeströme durch die 32 Anschlüsse des Bauelements (short), durch die jeweils kurzgeschlossenen Kontakte des Testboards (short (board)) und 32 Strompulse, für die die beiden Testerkanäle direkt kurzgeschlossenen waren (short). Alle drei Varianten sind nahezu identisch. Bei einem 2-Kanal HBM-Testsystem wird der Entladestrom deutlich weniger von den Bauelementen beeinflusst als dies bei einem Matrix-Testsystem der Fall ist. Domäne Pin Name Anzahl Pin Type 1 VDDP1 3 Vps VDD1 1 Vps VSS 4 Vps IO-_IO non-vps 2 VDDP2 1 Vps VDD2 1 Vps VSS 2 Vps IO-16_IO non-vps Folgenden Testpläne werden verglichen: STD/STD_1: Standardisierte Pin-Kombinationen des gesamten TC (STD) bzw. ausschließlich Domäne 1 (STD_1). STAT/STAT_1: Statistisch ausgewählte Pin-Paare des gesamten TC (STAT) bzw. ausschließlich Domäne 1 (STAT_1). PART: Partitioned Test des gesamten TC. REPRE: Repräsentative Pinauswahl aus den Pins des gesamten TC (8 Vps Pins, 4 non-vps Pins).

8 Die HBM-Tests wurden mit jeweils drei Bauelementen in Belastungsstufen von 1 V durchgeführt. Bei allen Ausfällen wurde eine Erhöhung der Ruhestromaufnahme an VDD2 beobachtet. Abbildung 12 zeigt die Ausfallschwellen, die gesamte Anzahl der Belastungspulse (Zaps) und die Pulsanzahl für die der Entladestrom über die Domänengrenze fließt (inter domain). Eine Analyse der HBM-Tests mit standardisierten Pin-Kombinationen (STD und STD_1) zeigt den starken Einfluss der Anzahl der Belastungspulse, insbesondere den der Anzahl der inter-domain Zaps auf die Ausfallschwelle. Obwohl alle Anschlüsse dasselbe ESD-Konzept aufweisen, ist beim STD Testplan die ESD-Festigkeit gegenüber STD_1 um 2 kv reduziert. Der gleiche Effekt ist auch für den Test von statistisch ausgewählten Pin-Paaren festzustellen (STAT: 88 Zaps, davon 44 inter-domain Zaps; STAT_1: 44 Zaps, keine inter-domain Zaps). V HBM (kv) Ausfall teilw. Ausfall Test STD_1 STD STAT_1 STAT PART REPRE Domäne Zaps inter domain Abb. 12: HBM-Testergebnis von TC1 (GOX- Ausfälle) für verschiedene Testpläne. Der Vergleich der Ergebnisse für die Testpläne STAT, PART und REPRE zeigt, dass die HBM- Ausfallschwelle neben der Anzahl der interdomain Zaps auch von der absoluten Anzahl der Belastungspulse abhängt. Für den Test von statistischen Pin-Paaren (STAT) ist im Vergleich zu den anderen Testplänen (STD, PART, REPRE) die geringste Anzahl von Belastungspulsen notwendig. Der geringe Verschleiß durch Überbelastung (Overstress) erklärt auch die höhere Ausfallschwelle. In einem weiteren Beispiel sollte geprüft werden, ob der HBM-Test statistisch ausgewählter Pin- Paare dieselben Fehler adressieren, wie die der standardisierten Pin-Kombinationen. Die Untersuchungen wurden an einem Testchip (TC2) in einer 4 nm CMOS Technologie mit Standard IO-Interface durchgeführt. Der Testchip verfügt über 34 Anschlüsse und zwei unterschiedliche Versorgungs-Domänen (Tabelle 3). Voruntersuchen und Fehleranalysen haben gezeigt, dass HBM-Belastungen des gesamten Testchips (output und input Domänen) zu GOX- Ausfällen führt. Wird jedoch ausschließlich die output Domäne belastet, treten dagegen thermische Ausfälle auf (Pin-Leckströme). Tab. 4: TC2 (4 nm CMOS Technologie, Standard IO-Interfaces, GOX- und thermische Ausfälle) - Pinliste. Domäne Pin Name Anzahl Pin Type out VDDP1 2 Vps VDD1 1 Vps VSS 3 Vps out-_out non-vps in VDDP2 1 Vps VDD2 1 Vps VSS 2 Vps in-1_in-7 8 non-vps Geprüft wurden die folgenden Testpläne: STD: Standardisierte Pin-Kombinationen ALL: Alle mögliche Pin-Paar-Kombinationen STAT: Statistisch ausgewählte Pin-Paare Für alle Testpläne wurden sowohl ausschließlich die output Domäne (out) als auch der gesamte Testchip (in + out) getestet. Abbildung 13 zeigt die Ausfallschwellen, die gesamte Anzahl der Belastungspulse (Zaps) und die Pulsanzahl, für die der Entladestrom über die Domänengrenze fließt (inter domain). Beim Test der output Domäne (out) werden bei allen Testplänen thermische Ausfälle adressiert. Wie erwartet ist für diese Fehlersignatur die Ausfallschwelle nur geringfügig von der Anzahl der Belastungspulse abhängig. Beim Test des gesamten Testchips (input und output Domäne (in + out)) treten bei allen Testplänen GOX-Ausfälle auf. Hier ist die Ausfallschwelle stark von der Anzahl der Belastungspulse abhängig. Werden alle möglichen Pin-Paar-Kombinationen (ALL) getestet ist die Anzahl der Belastungspulse am höchsten (592 inter domain Zaps) und deshalb auch, wie erwartet, die Ausfallschwelle mit 1 kv am niedrigsten.

9 V HBM (kv) Leckstrom-Ausfall GOX-Ausfall Domäne in + out out in + out out in + out out Test STD STD ALL ALL STAT STAT Zaps inter domain Abb. 13: HBM-Testergebnis von TC2 (gesamter TC: in + out; ausschließlich output Domäne: out) für verschiedene Testpläne (STD, ALL, STAT). Für den Test statistisch ausgewählter Pin-Paare (STAT) liegt die Ausfallschwelle zwischen 1.5 kv und 3. kv. Erfahrungsgemäß zeigt die Durchbruchspannung von Gateoxiden eine ausgeprägte Streuung [11]. Möglicherweise ist die geringe Anzahl der Belastungen (4 inter domain Zaps) die Ursache für die starke Streuung der Ausfallschwelle Test von differentiellen Pin-Paaren Die direkten Tests von differentiellen Pin-Paaren (ein Pin wird mit Terminal A verbunden und der korrespondierende Pin mit Terminal B) oder die des invertierenden und nicht-invertierenden Eingangs eines Operationsverstärkers sind mit die kritischsten HBM-Belastungen und waren deshalb auch bis 1993 Bestandteil der vom ESDA Standard [2] geforderten Pin-Kombinationen. Tab. 5: TC3 (9 nm CMOS Technologie, LVDS IO- Interfaces, differentielle Pin-Paare) - Pinliste. Domäne Pin Name Anzahl Pin Type 1 VDDP1 1 Vps 2 different. Pin-Paare VDD1 1 Vps VSS 1 Vps IO- 1 non-vps VDDP2 1 Vps VDD2 1 Vps VSS 2 Vps PadN / PadP 3 Paare non-vps 3 VDDP3 1 Vps VDD3 1 Vps VSS 1 Vps IO-1_IO-6 6 non-vps Beim IO-Test werden diese empfindlichen Anschlüsse ebenfalls getestet. Allerding wird in diesem Fall beim HBM-Test von Bauelementen der Strompfad auf viele Anschlüsse aufgeteilt und ist deshalb üblicherweise weniger empfindlich. Beim Test von statistisch ausgewählten Pin- Paaren ist es möglich, dass solche besonders kritische Pin-Paare zufällig ausgewählt werden. Mit HBM-Untersuchungen an einem Testchip mit LVDS-Anschlüssen (Abbildung 5) wurde die Empfindlichkeit von differentiellen Pin-Paaren für unterschiedliche Testpläne analysiert. Die Ergebnisse sind in Abbildung 14 dargestellt. Der HBM-Test des gesamten Testchips (STD) erzielt dieselbe ESD-Festigkeit wie der IO-Test der sechs non-vps Pins von Domäne 2. Dies zeigt bereits die Empfindlichkeit der differentiellen Pin- Paare, denn üblicherweise ist der IO-Test, insbesondere der eine Subgruppe wenig kritisch im Vergleich zu den übrigen Pin-Kombinationen. V HBM (kv) Ausfall teilw. Ausfall Test STD IO-Test Pin-Paar STAT Domäne PadP/N_ Pins Zaps Abb. 14: HBM-Testergebnis von TC3 für verschiedene Testpläne. Der Test eines einzelnen differentiellen Pin- Paares (Pin-Paar) erzielt, wie erwartet, die niedrigste Ausfallschwelle. Beim Test von statistisch ausgewählten Pin- Paaren (STAT) liegen die Ergebnisse zwischen denen der anderen Testpläne. Die Analyse der Pin-Paare zeigt, dass bei diesem Testplan ein differentielles Pin-Paar einmal belastet wurde (beim Testplan Pin-Paar treten vier Belastungen auf).

10 Beim HBM-Test von elektronischen Bauelementen mit statistisch ausgewählten Pin-Paaren kann es (zufälligerweise) zu einer direkten Belastung von besonders empfindlichen differentiellen Pin-Paaren kommen. Dies führt im Vergleich zum Test mit standardisierten Pin- Kombinationen zu einer niedrigeren Ausfallschwelle. 5.3 Testzeitanalyse Der HBM-Test mit standardisierten Pin- Kombinationen erfordert, insbesondere für große Bauelemente mit einer hohen Anzahl von Anschlüssen und Versorgungs-Domänen, eine sehr großen Anzahl von Belastungspulsen und damit auch eine sehr lange Testzeit. Tab. 6: Testzeit* für kleine, mittlere und große Bauelementen mit unterschiedlicher Anzahl von Power -Domänen und BE-Anschlüssen Bauelement klein mittel groß Pin Anzahl Anzahl Domänen Anzahl der Belastungspulse alle Kombinat Standard Stat. Pin-Paare Partitioned Test repräsent. Ausw Testzeit alle Kombinat. 8x 17x 1x Standard 1 % 1 % 1 % Stat. Pin-Paare 71 % 34 % 4 % Partitioned Test 1 % 39 % 35 % repräsent. Ausw. 16 % 18 % 5 % *) Für die Berechnung der Testzeit wurden folgende Parameter zu Grund gelegt: Jeweils ein Puls pro Polarität, delay:,3 s, gleiche Anzahl I/O-Pins pro Domäne, je ein VDD- und VSS-Pin pro Domäne, alle VSS-Pin metallisch verbunden. In Tabelle 6 sind für drei Beispiele von Bauelementen für unterschiedliche Testpläne (alle mögliche Pin-Paar-Kombinationen, Standard Pin- Kombinationen, statistisch ausgewählte Pin-Paare, Partitioned Test und repräsentative Pinauswahl) jeweils die notwendige Anzahl der Belastungspulse und die Testzeiten angegeben. Beim HBM- Test von elektronischen Bauelementen mit einer hohen Anzahl von Anschlüssen sind für den Testplan, statistisch ausgewählte Pin-Paare (Stat. Pin-Paare), die geringste Anzahl von Belastungspulse (Overstress-Problematik!) und damit auch die geringste Testzeit notwendig. 6 Zusammenfassung Mit einem Zwei-Kanal HBM-Testsystem können Bauelemente mit einer im Prinzip unbegrenzten Anzahl von Anschlüssen getestet werden. Weitere Vorteile sind: Günstiger Systempreis, weniger Testerparasiten (und damit bessere Reproduzierbarkeit der Testergebnisse) und die Möglichkeit HBM-Tests auf Wafer-Ebene durchführen zu können. Ein Nachteil sind die etwas längeren Testzeiten pro Pin-Kombination. Außerdem kann kein IO-Test durchgeführt werden. Für den HBM-Test von statistisch ausgewählten Pin-Paaren ist ein Zwei-Kanal HBM-Testsystem sehr gut geeignet. Dieses Verfahren hat im Vergleich zu den standardisierten Pin- Kombinationen und den bisher vorgeschlagenen alternativen Testmethoden folgende Vorteile: Adressiert dieselben Fehlermechanismen Alle Bauelement-Anschlüsse werden gleich behandelt; keine Definition notwendig für Vps und non-vps Pins und für die Einteilung in gemeinsame Gruppen von Vps-Pins. Einfache und eindeutige Definition der Pin- Paare Geringer Verschleiß durch Überbelastung (Overstress) Keine zusätzliche Information über den Aufbau der Bauelemente notwendig. Wesentlich geringere Testzeiten Weitere Merkmale sind: Bei Bauelementen mit sehr wenigen Anschlüssen ist eine stärkere Streuung der Ausfallschwelle möglich. Es besteht die Möglichkeit, dass zufällig auch differentielle Pin-Paare belastet werden. Dies kann zu einer schlechteren Bewertung führen. Für den HBM-Test von elektronischen Bauelementen von zum Teil mehreren tausend Anschlüssen gibt es zu der vorgeschlagenen Testmethode derzeit keine Alternative. 7 Stand der Normung Die bisher häufig benutzen alternativen Testvarianten, Supply Pin Ganging, Split Signal Pin und Partitioned Test sind durch die aktuelle HBM Normung abgedeckt [6]. Darüber hinaus ist es inzwischen auch erlaubt den HBM- Test mit einem Zwei-Kanal Testsystemen durchzuführen.

11 Der IO-Test, der ohnehin nur mit einem Matrix- Testsystem durchgeführt werden kann, darf entfallen, wenn an dessen Stelle alle direct coupled non-supply pin pairs z. B. differentielle Pin-Paare geprüft werden. Das bedeutet, eine vergleichsweise unempfindliche Pin-Kombination wird ersetzt durch extrem empfindliche Kombination, was in der Regel zu einer schlechteren HBM-Klassifizierung führt. 8 Ausblick Gegenwärtig ist geplant an elektronischen Bauelementen HBM-Tests sowohl mit Standard- Pin-Kombinationen als auch mit statistisch ausgewählten Pin-Paaren durchzuführen. Die Wahrscheinlichkeit, dass differentielle Pin- Paaren bei dem statistischen Verfahren zufällig ausgewählt werden und eventuelle Handlungsalternativen, wird untersucht und diskutiert. Literatur [1] MIL STD 883x, method 315.7; Electrostatic Discharge Sensitivity Classification, [2] ESD association (ESDA); Standard test method for Electrostatic Discharge (ESD) Sensitivity Testing, Human Body Model (HBM) Component Level, EOS/ESD STM /1993/1998/21. [3] JEDEC Standard; Electrostatic Discharge (ESD) Sensitivity Testing Human Body Model (HBM), JESD22-AA114x- 1997/2/25/26/27/28. [4] ESD association (ESDA); Standard Practice for Human Body Model (HBM) and Machine Model (MM) Alternative Test Method: Supply Pin Ganging, ANSI /ESD SP [5] ESD association (ESDA); Standard Practice for Human Body Model (HBM) and Machine Model (MM) Alternative Test Method: Split Signal Pin, ANSI /ESD SP [6] ESDA/JEDEC Joint Standard for Electrostatic Discharge Sensitivity Testing, Human Body Model (HBM) Component Level, ANSI/ESDA/JEDEC JS-1-21/211. [7] T. Brodbeck, Einfluß der Anzahl der Belastungspulse auf die HBM-ESD- Festigkeit elektronischer Bauelemente, ESD-Forum 6, (1999). [8] T. Brodbeck, HBM ESD Test von elektronischen Bauelementen mit hoher Anschlusszahl, ESD-Forum 7, (21). [9] T. Brodbeck, R. Gaertner, Experience in HBM ESD Testing of High Pin Count Devices, Microelectronics Reliability 47, (27). [1] R. Gaertner, R. Aburano, T. Brodbeck, H. Gossner, J. Schaafhausen, W. Stadler, F. Zängl, Partitoned HBM Test A New Method to Perform HBM Tests on Complex Devices, EOS/ESD Symp. 27, (25). [11] A. Ille, W. Stadler, A. Kerber, T. Pompl, T. Brodbeck, K. Esmark, Ultra Thin Gate Oxide Reliability in the ESD Time Domain, EOS/ESD Symp. 28, (26). [12] T. Brodbeck, R. Gaertner, W. Stadler, Statistical Pin Pair Combinations A New Proposal for Device Level HBM Tests, EOS/ESD Symp. 3, (28). [13] T. Brodbeck, G. Gärtner Reduzierung der Anzahl der Belastungspulse beim Test nach dem Charged Device Model (CDM), ESD- Forum 11, (29).