Rechnerarchitekturen und Mikrosystemtechnik

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1 RAM Rechnerrchitekturen und Mikrosystemtechnik lectures/2010ws/vorlesung/rm Andres Mäder Universität Hmburg Fkultät für Mthemtik, Informtik und Nturwissenschften Technische Aspekte Multimodler Systeme Wintersemester 2010/2011 A. Mäder 1

2 1 Mikroelektronik RAM Gliederung 1. Mikroelektronik Hlbleiter Hlbleiter-Buelemente Herstellung von Hlbleitermteril Verfhren zur Chipherstellung Prozesse und Logikschltungen Speichernde Schltungen Endliche Automten 2. Mikrosysteme 3. VLSI- und Systementwurf 4. Rechnerrchitektur A. Mäder 11

3 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess Der zentrle Abluf bei der Herstellung von Mikroelektronik Ermöglicht die gleichzeitige Fertigung ller Komponenten uf dem Wfer Schritte 1. Vorbereiten / Beschichten des Wfers: Oxidtion, CVD, Aufdmpfen, Sputtern Strukturieren durch Lithogrfie 3. Übertrgen der Strukturen durch Ätzprozesse 4. Modifiktion des Mterils: Dotierung, Oxidtion 5. Vorbereitung für die nächsten Prozessschritte... A. Mäder 85

4 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess (cont.) A. Mäder 86

5 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess (cont.) n + -Dotierung eines n-knl Trnsistors 1. p-dotiertes Substrt oxidieren 2. Fotolck ufschleudern 3. Fotolithogrfie Struktur der Mske übertrgen A. Mäder 87

6 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess (cont.) 4. Entwickeln 5. Fotolck entfernen 6. Ätzen des nicht geschützten SiO 2 z.b. mit gepufferter Flusssäure A. Mäder 88

7 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess (cont.) 7. Entfernen des Lcks Die Struktur ist in SiO 2 übertrgen 8. Dotierungsschritt: Diffusion von Phosphor in nicht durch SiO 2 bgedecktes Substrt A. Mäder 89

8 1.4 Mikroelektronik - Verfhren zur Chipherstellung RAM Plnrprozess (cont.) 8. Mskieroxid entfernen fertig... Je nch Art des MOS-Prozesses und der verwendeten Technologie wird der oben skizzierte Plnr-Prozess bis zu 20 ml durchlufen: für Dotierungen für Metllisierungen für Kontkte A. Mäder 90

9 Schltungstechniken / Logikfmilien Abhängig von der Schltungstechnik werden unterschiedliche Logikfmilien unterschieden. Bipolr-Schltungen: RTL, DTL, TTL, I 2 L, ECL nur noch für spezielle Anwendungszwecke: Schnittstellen... stromgesteuert höhere Leistungsufnhme kum tktbhängig MOS-Schltungen: NMOS, CMOS, BiCMOS Rechnertechnologie: CMOS spnnungsgesteuert geringer sttischer Verbruch Gte-Kpzitäten umlden tktbhängig!!! geringer Flächenbedrf Aktuelle MOS-Schltungstechniken werden später detilliert beschrieben hier kurz die Bipolr-Logikfmilien (historisch) A. Mäder 91

10 Universität Hmburg Schltungstechniken / Logikfmilien (cont.) RTL Resistor-Trnsistor Logic: Inverter, NAND, NOR Widerstände verknüpfen, Verstärkung mit Trnsistoren in den 50er Jhren von TI entwickelt erste Apollo Technik A. Mäder 92

11 Universität Hmburg Schltungstechniken / Logikfmilien (cont.) DTL Diode-Trnsistor Logic: Inverter, NAND Dioden verknüpfen, Verstärkung mit Trnsistoren Anfng der 60er Jhre A. Mäder 93

12 Schltungstechniken / Logikfmilien (cont.) TTL Trnsistor-Trnsistor Logic: Inverter, NAND DTL Nchfolger: multi-emitter Trnsistoren sttt Dioden b 62, Boom bis 90er Jhre erste Serien Buteile: 7400-Serie TI qusi -Stndrd Anwendungen: glue-logic, Mini- und Mikrocomputer (DEC, Dt Generl, HP) A. Mäder 94

13 Schltungstechniken / Logikfmilien (cont.) A. Mäder 95

14 Universität Hmburg Schltungstechniken / Logikfmilien (cont.) I 2 L Integrted Injection Logic: NAND ( b) Logik ensteht durch wired-or mehrerer Ausgänge A. Mäder 96

15 Schltungstechniken / Logikfmilien (cont.) ECL Emitter Coupled Logic: Inv. + Buf., OR + NOR Differenzverstärker, konstnter Stromfluss Leistungsufnhme Trnsistoren nicht im Sättigungsbereich Geschwindigkeit Ausgänge norml und negiert möglich früher: ALUs von Großrechnern A. Mäder 97

16 Schltungstechniken / Logikfmilien (cont.) A. Mäder 98

17 MOS-Trnsistoren Theorie der MOS-Trnsistoren U GS < U P ; 0 U DS I D = 0 Sperren A. Mäder 99

18 MOS-Trnsistoren (cont.) U GS U P ; 0 U DS U GS U P Leiten, normler Knl I D = ε 0 ε µ W LD [(U GS U P )U DS 1 2 U2 DS ] U GS > U P ; U DS U GS U P I D = ε 0 ε µ W 1 LD 2 (U GS U P ) 2 Leiten, Knlbschnürung Kennlinienfeld A. Mäder 100

19 MOS-Trnsistoren (cont.) Abstrktion für digitle Schltungen n-knl Trnsistor Elektronenleitung UGS > U P : Source n Gnd, positive Spnnungen Gte Trnsistor Gnd 0 sperrt Vdd 1 leitet p-knl Trnsistor Löcherleitung UGS < U P : Source n Vdd, negtive Spnnungen Gte Trnsistor Gnd 0 leitet Vdd 1 sperrt A. Mäder 101

20 NMOS-Schltungen Beispiel: Inverter vdd R Funktionsweise gnd Hochohmiger Widerstnd R R T.on R R R T.off Eingng Trnsistor Ausgng = 0 sperrt über R mit Vdd verbunden = 1 = 1 leitet über T mit Gnd verbunden = 0 A. Mäder 102

21 NMOS-Schltungen (cont.) Ausgng treibt Gte-Anschlüsse nchfolgender Gtter kpzitive Lst schnelles Entlden über R T.on lngsmes Lden über R R Querstrom bei eingeschltetem Gtter I = Vdd R T.on +R R vdd gnd R A. Mäder 103

22 NMOS-Prozesse Technische Relisierung polykristllines Silizium (Polysilizium) ls Leiter Gtes der Trnsistoren (kurze) Verbindungen Relisierung der Widerstände Mteril Widerstnd [Ω/ ] Metll 0,03 Diffusion (n +, p + ) Polysilizium Trnsistor T on 1 k " T off 10 M Lsttrnsistor, selbstleitend! vdd gnd T L A. Mäder 104

23 NMOS-Prozesse (cont.) Entwurf eines NMOS Inverters [MC80] 1. ktive Fläche definieren 2. Ionenimplnttion für Lsttrnsistor Selbstleitung A. Mäder 105

24 NMOS-Prozesse (cont.) 3. Polysilizium / Gte n + -Diffusion ktive Fläche Polysilizium Selbstjustierung self-lignment A. Mäder 106

25 NMOS-Prozesse (cont.) 4. Kontktlöcher 5. Metllisierung A. Mäder 107

26 NMOS-Gtter NOR vdd NAND vdd R R b b b gnd b gnd A. Mäder 108

27 NMOS-Technik + einfche Fertigung: min. 5 Msken Fläche für Lsttrnsistor Dimensionierung des Lsttrnsistors (Prllelschltung mehrerer Eingänge, z.b. bei NOR) Sttischer Stromverbruch: f ( NMOS ) = 0 lngsm, symmetrisches Schltverhlten symmetrische Spnnungspegel, Spnnungsteiler R R und R T.on A. Mäder 109

28 Selbstjustierung Technik bei der Herstellung von MOS-Trnsistoren, bei der ds Gte die Source- und Drin-Gebiete der Trnsistoren mit festlegt Diffusionsmsken trennen Source und Drin der Trnsistoren nicht, sie beinhlten uch die Fläche unter dem Gte Mske: ctive re Vor der Diffusion wird ds (Poly-) Gte erzeugt Diffusion findet im Gebiet der Diff.-Mske sttt, die nicht vom Gte bedeckt ist Trennung von Source und Drin + kleine Verschiebungen der Gte-Mske ohne Auswirkung A. Mäder 110

29 CMOS-Schltungen CMOS Complementry Metl Oxide Silicon Stndrd VLSI Systemtechnologie + geringer sttischer Stromverbruch + weniger Flächenbedrf ls ndere Technologien + (prozesstechnisch) gut sklierbr + sehr schnelle Schltungen möglich + flexibel einsetzbr relisierbre Logik: NAND, NOR, Komplexgtter... sttische, dynmische Schltungen Schltungstricks... elektrosttisch empfindliche Eingänge Schutzschltungen dynmische Leistungsufnhme A. Mäder 111

30 CMOS-Schltungen (cont.) Beispiel: Inverter Funktionsweise selbstsperrende p- und n-knl Trnsistoren komplementär beschltet Ausgng: Pfd über p-trnsistoren zu Vdd " n-trnsistoren zu Gnd genu einer der Pfde leitet vdd gnd Eingng Trns P Trns N Ausgng = 0 leitet / sperrt über T P mit Vdd verbunden = 1 = 1 sperrt / leitet über T N mit Gnd verbunden = 0 A. Mäder 112

31 CMOS-Schltungen (cont.) Leistungsufnhme 1. U in = 0, bzw. Vdd: Sperrstrom, nur µa niedrige sttische Leistungsufnhme 2. Querstrom beim Umschlten: kurzfristig leiten beide Trnsistoren Forderung nch steilen Flnken 3. Kpzitive Lst: Fnout-Gtes Energie uf Gte(s): W = 1 2 C T Vdd 2 Verlustleistung (0/1/0) : P =C T Vdd 2 f vdd gnd Trnsferchrkteristik A. Mäder 113

32 CMOS-Prozesse Relisierungsmöglichkeiten n-wnnen Prozess p-wnnen Prozess Zwei-Wnnen Prozess SOI Silicon On Insultor BiCMOS Bipolr CMOS CMOS Schltung relisiert Logik NPN-Ausgngsstufe liefert hohe Ströme vdd gnd A. Mäder 114

33 CMOS-Prozesse (cont.) Ein n-wnnen Prozesses 1. Ausgngsmteril: p-dotiertes Substrt 2. n-wnne [WE94] Dotierung für p-knl Trnsistoren Herstellung: Ionenimplnttion oder Diffusion A. Mäder 115

34 CMOS-Prozesse (cont.) 3. ktive Fläche / Dünnoxid Spätere Gtes und p + -/n + -Gebiete Herstellung: Epitxie SiO 2 und Abdeckung mit Si 3 N 4 A. Mäder 116

35 CMOS-Prozesse (cont.) 4. p-knlstopp Begrenzt n-knl Trnsistoren p-wnnen Mske, bzw. n-wnne Mskiert durch Resist und Si 3 N 4 Substrtbereiche in denen keine n-trnsistoren sind Herstellung: p + -Implnt (Bor) n-knlstopp ktueller Prozesse: nlog dzu A. Mäder 117

36 CMOS-Prozesse (cont.) 5. Resist entfernen 6. Feldoxid ufwchsen SiO 2 LOCOS: Locl Oxidtion of Silicon Mskiert durch Si3 N 4 Wächst uch lterl unter Si3 N 4 /SiO 2 (ktive) Bereiche engl. bird s bek Der ktive Bereich wird kleiner ls vorher mskiert Herstellung: Epitxie und Oxidtion Problem: nicht plne Oberfläche A. Mäder 118

37 CMOS-Prozesse (cont.) 7. Si 3 N 4 entfernen, Gteoxid bleibt SiO 2 8. Trnsistor Schwellspnnungen justieren Meist wird ds Polysilizium zusätzlich n + dotiert Grund: bessere Leitfähigkeit Problem: U D (T N ) 0,5... 0,7 V U D (T P ) 1,5... 2,0 V Mske: n-wnne, bzw. p-wnne Herstellung: Epitxie einer leicht negtiv geldenen Schicht n der Substrtoberfläche A. Mäder 119

38 CMOS-Prozesse (cont.) 9. Polysilizium Gte Herstellung: Epitxie von Polysilizium, Ätzen nch Plnrprozess A. Mäder 120

39 CMOS-Prozesse (cont.) 10. n + -Diffusion Erzeugt Source und Drin der n-knl Trnsistoren Mskiert durch ktiven Bereich, n + -Mske und Polysilizium Selbstjustierung Dotiert uch ds Polysilizium Gte leicht (s.o.) Herstellung: Ionenimplnttion, durchdringt Gteoxid A. Mäder 121

40 CMOS-Prozesse (cont.) Zusätzliche Schritte bei der Source/Drin Herstellung Problem Hot-Crrier Effekte (schnelle Ldungsträger): Stoßionistion, Gteoxid wird durchdrungen... Lösung: z.b. LDD (Lightly Doped Drin). flches n-ldd Implnt b. zusätzliches SiO 2 über Gte ufbringen (spcer) c. normles n + -Implnt d. Spcer SiO 2 entfernen A. Mäder 122

41 CMOS-Prozesse (cont.) 11. p + -Diffusion Erzeugt Source und Drin der p-knl Trnsistoren Mskiert durch ktiven Bereich, p + -Mske und Polysilizium Selbstjustierung teilweise implizite p + -Mske = n + -Mske wenig schnelle Ldungsträger (Löcher), meist keine LDD-Schritte Herstellung: Ionenimplnttion, durchdringt Gteoxid A. Mäder 123

42 CMOS-Prozesse (cont.) 12. SiO 2 ufbringen, Feldoxid Strukturen isolieren Herstellung: Epitxie 13. Kontktlöcher Verbindet (spätere) Metllisierung mit Polysilizium oder Diffusion Anschlüsse der Trnsistoren: Gte, Source, Drin Herstellung: Ätzprozess A. Mäder 124

43 CMOS-Prozesse (cont.) 14. Metllverbindung Erzeugt Anschlüsse im Bereich der Kontktlöcher Herstellung: Metll ufdmpfen, Ätzen nch Plnrprozess 15. weitere Metlllgen Weitere Metllisierungen, bis zu 7 Metll Schritte: 12. bis 14. wiederholen A. Mäder 125

44 CMOS-Prozesse (cont.) 16. Pssivierung Chipoberfläche bdecken, Plsmnitridschicht 17. Pd-Kontkte öffnen Zhlreiche Erweiterungen für Submikron CMOS-Prozesse vergrbene Lyer verbessern elektrische Eigenschften Bipolr-Trnsistoren Anlog-Schltungen Gte Spcer, seitlich SiO 2 Silizidoberflächen: verringern Kontktwiderstnd zu Metllisierung A. Mäder 126

45 CMOS-Prozesse (cont.) Kupfer Metllisierung high-k Dielektrik: Gte-Isolierung dicker, weniger Leckströme A. Mäder 127

46 CMOS-Prozesse (cont.) gestrecktes Silizium: höhere Beweglichkeit A. Mäder 128

47 CMOS-Gtter NOR vdd NAND vdd b c b b b gnd c gnd A. Mäder 129

48 CMOS-Gtter (cont.) Komplexgtter vdd b (b c) c gnd A. Mäder 130

49 CMOS-Gtter (cont.) Schltungen: negierte monotone boole sche Funktionen Beliebiger schltlgebrischer Ausdruck ohne Negtion:, Negtion des gesmten Ausdrucks: Ausgng immer negiert je Eingng: ein Pr p-/n-knl Trnsistoren Dulitätsprinzip: n- und p-teil des Gtters n-teil p-teil Logik, ohne Negtion seriell prllel / und prllel seriell / oder Konstruktion 1. n-teil us Ausdruck bleiten 2. p-teil dul dzu entwickeln A. Mäder 131

50 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) A. Mäder 132

51 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b A. Mäder 132 gnd c

52 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b c d A. Mäder 132 gnd

53 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) b e c d f A. Mäder 132 gnd

54 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c b e c d f A. Mäder 132 gnd

55 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d b e c d f A. Mäder 132 gnd

56 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d e f b e c d f A. Mäder 132 gnd

57 CMOS-Komplexgtter Beispiel: ( b c) d (e f ) vdd b c d e f b e c d f A. Mäder 132 gnd

58 Trnsmission-Gtes Funktionsweise Schlter in einer Leitung Ansteuerung mit Enble- + Enble-Leitung Pr us p- und n-knl Trnsistoren en b Enble Trns P Trns N Wirkung en = 0 sperrt /sperrt Verbindung getrennt en = 1 leitet /leitet " geschlossen Äquivlent bei NMOS-Technik: Pss-Trnsistor en A. Mäder 133

59 Trnsmission-Gtes (cont.) Schltungen Speicherung uf Gte-Kpzitäten qusi -sttische Ltches en en vdd gnd A. Mäder 134

60 Tristte-Treiber Bussysteme Quellen: Bustreiber vdd Senken : Gttereingänge Probleme Kurzschluss offene Eingänge Tristte gnd Treiber b Treiber bus A. Mäder 135

61 Tristte-Treiber (cont.) Beispiel: Tristte-Inverter Funktionsweise Ausgng elektrisch trennen z.b. mit Trnsmission-Gte 3-Pegel: 0, 1, Z hochohmig vdd en b gnd Enble Verbindung Ausgng en = 0 getrennt bus =Z hochohmig en = 1 geschlossen bus = f () en A. Mäder 136

62 Tristte-Treiber (cont.) Tristte-Bussystem pull-up/-down Widerstnd R (offene Eingänge) nur genu ein Treiber gleichzeitig ktiv vdd R vdd en ena Treiber b enb Treiber en b gnd bus gnd A. Mäder 137