Einfache Schaltungsblöcke

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1 Einfache chaltungsblöcke Gesteuerte Inverter, Transmission Gates, Multiplexer, ecoder, ddierer T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite

2 Gesteuerter Inverter en einfachen Inverter kann man mit zwei weiteren Transistoren zu einem gesteuerten Inverter ('Gated Inverter') erweitern: V M4 enb enb M3 in en M2 out in en out M GN as teuersignal wird oft mit en für 'enable' (aktivieren) bezeichnet en= und enb=: ie chaltung verhält sich wie ein Inverter (mit etwas längerer urchlaufzeit...) en= und enb=: PMO M3 und NMO M2 sperren der usgang ist abgetrennt ('Tri tate'). nwendung: urch seine Kapazität behält der usgang seinen Zustand bei. er Zustand kann von anderen ignalquellen verändert werden. - ynamische chaltungen - usse (mehrere Verbraucher bedienen abwechselnd eine Leitung) - Multiplexer T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 2

3 Transmission Gate ie Parallelschaltung aus einem NMO und einem PMO bildet ein Transmission Gate (TGTE) enb enb ioa iob ioa iob en en Es 'läßt Einsen und Nullen gleichermaßen durch', d.h. der urchgangswiderstand ist für alle pannungen relativ gleich. Wichtig: ein einzelner NMO kann wegen der chwellenspannung keine pannungen in der Nähe von V durchlassen, ein einzelner PMO kann pannungen in der Nähe von Masse nicht durchlassen! Vergleich mit dem Gated Inverter: Vorteil: weniger Transistoren Nachteil: keine Regeneration des ignals N: Trotz der halben Zahl von Transistoren ist das Layout of nicht viel kleiner! T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 3

4 Tristate usgänge oll auf einem us eine von mehreren vereilten ignalquellen ausgewählt werden, so ist es bei verteilten uellen vorteilhaft den usgang abschalten zu können ('high impedance', 'tristate', 'Z') Mehrere uellen können dann abwechselnd auf ein Netz treiben. Man muß sicherstellen, daß kein Treiberkonflikt entsteht: Es darf immer nur ein en-ignal aktiv sein. en3 usleitung en en2 en T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 4

5 Multiplexer (MUX) Wichtige Grundschaltung zur uswahl eines ignals aus 2 (oder mehreren) Eingängen: el el N: innvolle ignalnahmen benutzen! (Nicht 'a' und 'b' für die Eingänge!) el Mit gemischtem Gatter für!:8(+2 für!el) Transistoren 2() urchlaufzeiten el el el!el!el Funktion : = el + el el Mit Gated Inverter: 8(+2) Transistoren urchlaufzeit el Mit TGate: 4(+2) Trans., urchlaufzeit keine Regeneration! T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 5

6 Layout TGTE-MUX mit Inverter b b V b b b PMO Transistoren GN b Zwei MO teilen sich den usgang b T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 6

7 emultiplexer, ecoder Ein emultiplexer verteilt ein ignal 'in' auf einen von N usgängen.. N-. Für in = stellt er einen inär von N ecoder dar. 'in' wird dann sinnvollerweise mit 'en' bezeichnet in in el[2:] 3 el 2 el el el[2:] 3 it umfassendes ('3 it breites') ignal 3 wird oft so verdeutlicht en 2 3 Vorsicht bei der Implementierung von Gattern mit Hohem Fan-In! Funktionen : in/en 2 K = in el el el2 = in el el el2 = in el el el2 el2 el el T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 7

8 ecoder / Encoder Wandeln verschiedene Codes ineinander um. eispiele: - emultiplexer - C 7-egment - Gray inär - inär Gray - Thermometer inär - Tastatur CII -... Implementierung als allgemeine kombinatorische Logik T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 8

9 reite Multiplexer Implementierung : Einfache Topologie durch kaskadierte 2: Multiplexer mit TGTEs el 3 el el el!el el!el!el [3:] el[:] 4 2 MUX4_ el el Nur 2 Transistoren für 4 it! (+4 für 2 Inverter) chtung: Zu viele (>4) in erie geschaltete Transmission Gates führen zu hohen RC-Verzögerungen! T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 9

10 reite Multiplexer Implementierung 2: Gated Inverter, us und ecoder: el[:] 2 2 Vorteil: Kurze urchlaufzeit! (chtung: ei breitem MUX wird uskapazität zu groß!) T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite

11 nwendung: mehrstellige 7-egment nzeige ufgabe: 4-stellige C Zahl auf iebensegmentanzeigen darstellen CNT4 C 4 4 C 7seg 7 CNT4 C 4 4 C 4 [3:] 4 7seg 7 G CNT4 C CNT4 C C 7seg C 7seg 7 7 CNT4 C CNT4 C x MUX 4 G G2 CNT4 C 4 C 7seg Chip 7 CNT4 C CNT 4 2 3[3:] el G[3:] G3 CLK GN CLK CLK2 direkte nsteuerung der nzeige Nachteil: Viele Leitungen Chip nzeige T 23 - Flipflops und getaktete chaltungen Zeitliches Multiplexen. Nur ecoder u. Leitungen nötig. Nachteil: nzeige ¼ dunkler, flimmert u.u. P. Fischer, TI, Uni Mannheim, eite

12 Halbaddierer Wird benötigt, wenn zu einer Zahl nur (mit Überträgen) addiert werden muß, z.. in Zählern c in a H s a H s c in a s c out c out s = a c in = a c in c out a c in c out s T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 2

13 Volladdierer: Funktion C in C out!c out C in V C out V C out : C out C in C out = + C in + C in = + (+) C in er Carry-Pfad muß optimiert werden, da das Carry durch alle N it 'rippeln' muß um: C in = C in = C in + ( + + C in )!C out Trick: Carry-Ergebnis wird mitverwendet: Mehrere Ebenen logische Tiefe: 'Multiple Output Minimization' (MOM). T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 3

14 Volladdierer: Implementierung C out = + (+) C in : C out C out C in Kritischer Pfad: 2 Gatterlaufzeiten Gemischtes Gatter +2 Transistoren = C in + ( + + C in )!C out : C in C in out out Gemischtes Gatter 4+2 Transistoren Vorgriff: Eine offensichtliche Geschwindigkeitsverbesserung bekommt man, indem man!c out weitergibt und in jeder zweiten tufe uale Logik benutzt T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 4

15 CMO Volladdierer auf Transistorebene V V C i C i X V C i C i C in C out C out V C i C i C o C in Cin C out C out 28 Transistoren T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 5

16 chaltsymbole chaltsymbole sind nach IN und nach NI/IEEE normiert. iese Normen werden aber oft nicht eingehalten... Phantasie ist gefragt... Generell sollte gelten: - Eingänge links, teuerung links, oben und unten, usgänge rechts - innvolle Namen (C,, CLK, IN, I,,, EN, EL,...) - ullets an negierte usgänge, reieck an Takteingänge - Evtl. usse mit breiter Leitung sichtbar machen, evtl. reite angeben eispiele: el el I3 I2 I I MUX4 teuerblock Enb el[:] I[3:] MUX4 -> Rechnerarchitektur... I3 I2 I I I el el MUX el el EC 3 2 T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 6

17 FlipFlops und Latches T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 7

18 peicherelemente: Latches und Flipflops Wir unterscheiden: LTCH ('transparent latch'): - Ist 'transparent' (d.h. =) solange L= - usgang behält letzten Zustand bei bei L= L FLIP-FLOP ('edge triggered FF'): - Eingang wird zum usgang bei der Flanke eines Taktsignals übertragen et-reset FLIP-FLOP ist eher ein LTCH: - Zustand kann über zwei Eingänge auf oder gesetzt werden (kein ateneingang) R T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 8

19 peicherprinzipien. Positive Rückkopplung (statisch) 2 Zustände: urch die Verstärkung der Logik regeneriert sich das ignal, so daß kleine törungen verschwinden 2. Ladungsspeicherung auf Kapazität (dynamisch) Kontinuum an Zuständen (auch analoge Werte!) Keine Regeneration ignal bleibt nur begrenzte Zeit erhalten (Leckströme!):!L L T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 9

20 tatisches Latch teuereingang L ('load' = Laden), Eingang, usgang (und!) L=: usgang = Eingang, L=: Zustand beibehalten, unabhängig von L! L? Nicht eindeutig!?!?!? n+ L= n n+ Merke: ei peicherelementen reicht die 'normale' Funktionstabelle (Eingänge usgänge) nicht aus! Implementierung z..: L MUX2!L 2 Transistoren L L!L T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 2

21 Vorgriff: tick iagramm Latch L L V V!L GN GN L!L ehr kompakt Transistoren werden 'verschmolzen' ie 'extra' Transistoren des Gated-Inverters (im Vergleich zu einem Transmission Gate) fallen kaum ins Gewicht Problematisch im Layout sind immer die Überkreuzungen von L/!L bzw. EN,!EN T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 2

22 R FlipFlop R R!! R iese Zustände sollte muß man vermeiden! R!!R!! R T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 22

23 JK 'Flip Flop' (... eigentlich Latch...) Hat einen 'Takteingang' PHI, der den Zustand n in den Zustand n+ überführt olange PHI= ist, wirken sich Änderungen an J und K nicht auf aus. Verhindert den 'unerlaubten' Zustand des R-FlipFlops... J K n+ J PHI K R n J φ K! n Problem: Für J=K= muß der Taktimpuls PHI kürzer als die urchlaufzeit sein, sonst oszilliert die chaltung! J φ K R T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 23

24 as 'Race' Problem Ein rückgekoppeltes ignal kann bei Latches zu Oszillation führen, wenn das L ignal länger als die Umlaufzeit ist: PHI PHI L Umlaufzeit t Lösungsmöglichkeit: Kurzes L-ignal erzeugen ('Monoflop') X IN IN OUT iese Lösung hängt von urchlaufzeiten ab. RIKNT!!! X OUT T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 24

25 Flankengetriggertes JK - Flip-Flop ie fallende Flanke von PHI schaltet den usgang J PHI K X Y R J=K=: PHI X Y t Gefährliches esign: asiert auf urchlaufzeit des NOR2, R-FF muß bei kurzen Pulsen schalten! er Eingang muß VOR der fallenden Taktflanke anliegen (hier urchlaufzeit NN3): 'etup-zeit' T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 25

26 Flankengetriggertes Master-lave FlipFlop Entsteht durch Zusammensetzen von zwei Latches. Hier getriggert auf positive Flanke L L! Flankensensitives Taktsignal!!! chtung: und! dürfen sich NICHT ÜERLPPEN Optimierung durch bgriff zwischen den Invertern Implementierung auch mit Gated Invertern Hinzufügen von et bzw. Reset Eingängen durch teilweises Ersetzen von Invertern durch Gatter T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 26

27 Wdh: Timing Flankengetriggerte Flip-Flops Ein -Flipflop überträgt den Wert seines - -Eingangs an den - -usgang bei der (steigenden) Flanke (d.h. beim Übergang) des Taktes - Takt Weitere FF-Typen sehen wir später... chaltsymbol oder FF FF reieck markiert Takteingang: chaltet auf positive Flanke chaltet auf negative Flanke Zeitliches Verhalten (Triggerung auf positive Taktflanke): T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 27

28 etzen und Rücksetzen von FFs Implementierung synchrones etzen/rücksetzen: sync FF FF FF sync R FF R Implementierung asynchrones etzen: async FF Latch L R Latch L Ob ein et/reset Eingang synchron oder asynchron ist, geht aus dem chaltsymbol of nicht klar hervor!!! T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 28

29 et/reset von Latches Latch mit Reset L!L L Reset L =, Reset = L =, Reset = L!L L = X, Reset = Entsprechend für et (NN2 statt NOR2) T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 29

30 Takt trategien Latches und kurze L Pulse GEFÄHRLICH Eine Phase OK, aber Vorsicht vor Clock skew! tandard Zwei-Phasen Takt OK, sehr konservativ und sicher. Gut für langsame esigns! Exotisch: 'elf-timed' synchronous esign: - chaltung meldet, wenn Logische Funktion implementiert ist - Wir immer wieder diskutiert - chwierig, starker Extra-edarf and Logik lohnt sich nicht T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 3

31 Konservatives tatisches Zwei-Phasen-Flipflop Vermeide das Risiko der Überlappung von und! durch Einführung von zwei Taktsignalen /2:!2!!2 2 2! 2 'non-overlap' t T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 3

32 Erzeugung von Non-Overlapping Clocks Klassische chaltung (andere, einfacherer möglich) = R-FF mit interner Verzögerung: PHI X Y 2 Verzögerung PHI X Y 2 t T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 32

33 Vorgriff: ynamische Latches aten werden als pannung auf einer (parasitären) Kapazität gespeichert (wie in dynamischen RMs) Mit Transmission Gate Mit Gated Inverter!L!L L OK L Nicht getrieben ('buffered') darf wegen Ladungsteilung nicht direkt an weitere Transmission Gates angeschlossen werden OK OK ehr einfache chaltungen Layout des Gated Inverters trotz 4 Transistoren oft nicht ungünstiger als Layout des Transmission Gates T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 33

34 Pipelining Pipelining = Konsekutives barbeiten einer ufgabe. Einzelschritte werden je in einem Takt erledigt Man benötigt also mehrere tufen FFs mit Logik dazwischen as Ergebnis ist erst nach einer längeren Latenz verfügbar a REG a REG φ. log REG Out φ REG. REG log REG Out b REG φ φ b REG φ φ Non-pipelined version Pipelined version φ φ T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 34

35 Pipelining - Implementierung FFs, Eine Phase FF Logik FF PHI Latches, Zwei Phasen (nichtüberlappend) Latch Logik Latch 2 Latches, Eine Phase Latch Logik Latch PHI T 23 - Flipflops und getaktete chaltungen P. Fischer, TI, Uni Mannheim, eite 35