Praktikum Grundlagen von Hardwaresystemen Sommersemester Versuch 2: Multiplexer, Carry-Ripple- und Carry-Lookahead-Addierer

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1 Praktikum Grundlagen von Hardwaresystemen Sommersemester 2009 Versuch 2: Multiplexer, Carry-Ripple- und Carry-Lookahead-Addierer 19. Februar 2009 Fachbereich 12: Informatik und Mathematik Institut für Informatik Professur für Eingebettete Systeme Prof. Dr. Uwe Brinkschulte unter Mitarbeit von Michael Bauer Johann Wolfgang Goethe-Universität Frankfurt am Main

2 Inhaltsverzeichnis 1 Einleitung 2 2 Grundlagen Multiplexer Erzeugung regulärer Strukturen mit generate Addierer Carry-Ripple-Addierer Carry-Lookahead-Addierer Laufzeiteffekte in Schaltnetzen Anmerkungen und Tipps 11 4 Vorbereitungsaufgaben 13 5 Praktikumsaufgaben 15 1

3 Kapitel 1 Einleitung Dieser Versuch behandelt mit Multiplexern und weiteren Addierertypen zwei große Klassen von booleschen Schaltnetzen. In den Aufgaben werden die folgenden Punkte ausführlich behandelt: Modellierung von Multiplexern Aufbau eines Volladdierers aus Multiplexern basierend auf Shannons Entwicklungssatz Notwendigkeit der strukturellen Beschreibung Verwendung des generate-konstruktes zur strukturellen Beschreibung von großen Strukturen Umsetzung und Vergleich zweier Addierertypen (Carry-Ripple-Addierer und Carry- Lookaheader-Addierer) Betrachtung der Laufzeiteffekten in Schaltnetzen Implementierung der Verzögerung in VHDL 2

4 Kapitel 2 Grundlagen 2.1 Multiplexer Ein Multiplexer ist ein auswählendes Schaltnetz. Über Steuereingänge wird einer von mehreren Dateneingängen auf den Ausgang durchgeschaltet. D0 D1 Dn... MUX Y S0 S1... Sm Abbildung 2.1: Blockschaltbild eines Multiplexers mit (n+1)-eingängen, (m+1)- Steuereingängen und einem Ausgang In Abbildung 2.1 sind die Dateneingänge mit D0,..., Dn, die Steuereingänge mit S0,..., Sm und der Ausgang mit Y bezeichnet. Am Beispiel eines 4:1 Multiplexers (Abbildung 2.2) werden wir die Wertetabelle und Schaltfunktion eines Multiplexers näher betrachten. Die Funktion eines 4:1 Multiplexers wird durch Wertetabelle 2.1 beschrieben: Jeweils ein Dateneingang wird mit dem entsprechenden Steuerwort UND-verknüpft und S1 S0 Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3 Tabelle 2.1: Wertetabelle eines 4:1-Multiplexers 3

5 KAPITEL 2. GRUNDLAGEN 4 D0 D1 D2 D3 4:1 MUX Y S0 S1 Abbildung 2.2: Blockschaltbild eines 4:1 Multiplexers auf den Ausgang geschaltet. Daraus ergibt sich folgende Schaltfunktion Y = (S0 S1 D0) (S0 S1 D1) (S0 S1 D2) (S0 S1 D3) 2.2 Erzeugung regulärer Strukturen mit generate Bei den bisherigen Praktikumsaufgaben ging es hauptsächlich darum, einfache Komponenten in algorithmischer oder Datenflussbeschreibung zu modellieren, sowie diese Komponenten mittels struktureller Verknüpfung zu komplexeren Schaltungen zu verbinden. Die strukturelle Verknüpfung ist allerdings zur vollständigen Beschreibung von Entwürfen heutzutage nicht mehr adäquat, da z.b. moderne Prozessoren mittlerweile aus einigen Millionen Gattern bestehen. Beim modernen Schaltungsdesign beschreibt man den Entwurf deshalb hauptsächlich algorithmisch, und extrahiert aus dieser Beschreibung mittels einer automatischen Synthese eine strukturelle Beschreibung mit Gattern, Flipflops und Registern, die dann weiterverarbeitet werden kann. Es gibt aber durchaus noch Gründe für eine strukturelle Beschreibung in VHDL: zur Verbindung von großen Bausteinen, die algorithmisch beschrieben sind. Heutzutage werden solche Bausteine auch als sog. IP (intellectual property) gehandelt, d.h. Chiphersteller kaufen bestimmte Komponenten für ihren Entwurf als z.b. VHDL-Beschreibung von Drittanbietern. bei regulären Strukturen wie z.b. Speichern ist eine strukturelle Beschreibung durchaus sinnvoll. Um solche großen Strukturen zu beschreiben, bietet VHDL das generate- Konstrukt, mit dem sich strukturelle Beschreibungen bestehend aus mehreren gleichen Einzelkomponenten generieren lassen. es kann sein, dass gewisse algorithmische Konstrukte vom Synthesewerkzeug nicht oder nur ungenügend umgesetzt werden, so dass man hier auf eine bessere selbstdefinierte strukturelle Beschreibung zurückgreifen kann. Legt man z.b. Wert auf ein schnelles Design, das Synthesetool setzt aber Additionen durch Carry-Ripple-Addierer um, kann man so die Verwendung der schnelleren Carry-Lookahead-Addierer erreichen. Diese beiden Addierertypen werden wir ebenfalls umsetzen und vergleichen.

6 KAPITEL 2. GRUNDLAGEN 5 Das generate-konstrukt wird nicht nur zur Generierung großer struktureller Beschreibungen verwendet, sondern dient auch als ein weiterer Schlüssel zur Wiederverwendung von VHDL-Entwürfen. Die Wiederverwendung besteht darin, dass man parametergesteuerte Instanziierungen mit variabler Anzahl von Komponenten realisiert und einzelne, diskret formulierte Instanzierungen mit fester Komponentenverdrahtung vermeidet. Auf Basis des generate-konstruktes lassen sich indizierte Instanziierungen in einer Schleife mit einer statisch vorgegebenen Ausführungsfähigkeit aufbauen. In diesen schrittweise generierten Instanziierungen kann der Bearbeitungsfluss zusätzlich über Bedingungen gesteuert werden. Die Syntax für das generate-konstrukt hat folgende Form: <Label 0>: for <Parameter> in <Wert 1> to <Wert 2> generate [Label 1: if <Bedingung> generate] {<Instanziierung mit indizierten Schnittstellenzuordnungen>;} [end generate <Label 1> ]; end generate <Label 0>; Der Parameter im generate-schema ist eine statische Größe, die hier nur implizit deklariert wird, nur innerhalb der generate-anweisung verfügbar ist und nicht verändert werden darf. Die Bedingung in der if generate-anweisung fragt den Wert des Parameters ab und erzeugt ggf. eine spezielle Instanziierung. Der innere if generate-end generate Rahmen ist jeweils nur als Ganzes optional einsetzbar. Die Instantiierungen in VHDL müssen ebenfalls mit Labels versehen sein. Diese Labels sind notwendig, um später in der Konfiguration die gewünschte(n) Architektur(en) der dort instantiierten Komponenten angeben zu können. Damit es verständlicher wird, schauen wir uns als Beispiel die (zugegebenermaßen nicht besonders schlaue) Kaskadierung von ANDs mit zwei Eingängen zu einem AND mit n-eingängen an. Als Beispiel nehmen wir n = 4 für das Blockschaltbild und n = 8 für den Quelltext. Der Aufbau eines 4-Bit-AND aus drei 2-Bit-ANDs ist in Abbildung 2.3 dargestellt. a b AND c AND d AND y Abbildung 2.3: 4-Bit-AND aus drei 2-Bit-ANDs Hier nun die wesentlichen VHDL-Statements für ein so konstruiertes 8-Bit-AND mit der generate-anweisung. Beachten Sie, dass hier erstmals Vektor-Signaltypen verwendet werden. Für die Realisierung des 8-Bit-AND brauchen wir 7 2-Bit-ANDs, deswegen werden wir in der ersten Schleife genloop die Laufvariable i auf die Werte zwischen 0 und 6 setzen. Ein genauerer Blick auf das 4-Bit-AND zeigt, dass sich die Verdrahtung des ersten und des letzten AND-Gatters von der Verdrahtung der mittleren Gatter unterscheidet. Auf Grund

7 KAPITEL 2. GRUNDLAGEN 6 dessen wird der Bearbeitungsfluss über drei Bedingungen gesteuert. Die Bedingung jeder Gruppe von Gattern wird jetzt genauer betrachtet: In genfirst wird das erste AND-Gatter beschrieben. Das erste AND hat als Eingabe die ersten beiden Bits des Eingabevektors und die Ausgabe ist das erste Zwischenwert- Bit. In genmiddle werden die mittleren 5 AND-Gatter beschrieben. Die mittleren ANDs haben jeweils ein Eingabebit und das Ausgabebit ( Zwischenwert-Bit ) des vorigen ANDs als Eingabe. Die Ausgabe ist ein Zwischenwertbit. In genlast wird das letzte AND-Gatter beschrieben. Das letzte AND hat im Unterschied zu den mittleren ANDs das Ausgabebit o als Ausgabe. Listing 2.1: 8-Bit-AND E n t i t y f ü r ein AND mit 8 Eingängen entity And 8 i s port ( a : in STD LOGIC VECTOR ( 7 downto 0 ) ; o : out STD LOGIC ) ; end And 8 ; architecture s t r u c t u r e of And 8 i s 2 b i t AND a l s Bausteine component And 2 port ( in0, in1 : in STD LOGIC ; out0 : out STD LOGIC ) ; end component ; Z w i s c h e n s i g n a l e zur Verknüpfung der 2 b i t ANDs signal zw : STD LOGIC VECTOR (5 downto 0 ) ; begin genloop : f o r i in 0 to 6 generate g e n F i r s t : i f i =0 generate F i r s t : And 2 port map ( a ( 0 ), a ( 1 ), zw ( 0 ) ) ; end generate g e n F i r s t ; genmiddle : i f ( i >0 and i <6) generate Middle : And 2 port map (zw( i 1), a ( i +1), zw( i ) ) ; end generate genmiddle ; genlast : i f i =6 generate

8 KAPITEL 2. GRUNDLAGEN 7 Last : And 2 port map (zw( i 1), a ( i +1), o ) ; end generate genlast ; end generate genloop ; end s t r u c t u r e ; Für die Konfiguration sind alle Labels der generate-konstrukte notwendig, was zu einem ziemlich verschachtelten Code führt. Hierbei wird davon ausgegangen, dass analog zu den schon behandelten Schaltungen eine SimBox-Stimuli mit einer test And 8-Architektur vorliegt. Listing 2.2: Konfiguration des 8-Bit-AND configuration And 8 test of SimBox i s for test And 8 for my And 8 : And 8 use entity work. And 8 ( s t r u c t u r e ) ; for s t r u c t u r e for genloop for g e n F i r s t I n s t a n t i i e r u n g der e r s t e n Verzweigung for F i r s t : And 2 use entity work. And 2 ( dataflow ) ; for genmiddle I n s t a n t i i e r u n g der z w e iten Verzweigung for Middle : And 2 use entity work. And 2 ( dataflow ) ; for genlast I n s t a n t i i e r u n g der d r i t t e n Verzweigung for Last : And 2 use entity work. And 2 ( dataflow ) ; end And 8 test ; 2.3 Addierer In einem Computer gehören Addierglieder zur ALU (Arithmetic Logic Unit). Addierglieder sind Schaltnetze, die zwei Dualzahlen addieren. Dualzahlen werden wie Dezimalzahlen stellenweise addiert, beginnend bei der wertniedrigsten Stelle.

9 KAPITEL 2. GRUNDLAGEN 8 Die Addition von zwei mehrstelligen Dualzahlen kann bitseriell oder bitparallel ausgeführt werden. Man spricht daher von Serienaddierer und Paralleladdierer. Beide Addiernetze unterscheiden sich wesentlich im Hardwareaufwand und in der Addierzeit. Der Serienaddierer führt während eines Taktschrittes die Addition von nur einer Stelle aus. Der Paralleladdierer führt während einem Taktschritt die Addition aller Stellen aus. Der Serienaddierer besteht aus einem VA-Schaltnetz (am ersten Praktikumstag haben wir Halbaddierer und Volladdierer kennengelernt), zwei Registern zur Aufnahme der Summanden und der Summe und einem Speicherglied für die Zwischenspeicherung des Übertrages. Der Serienaddierer ist deshalb ein Schaltwerk. Paralleladdierer können nach drei Strategien realisiert werden: Paralleladdierer in Normalformlösung Ripple-Carry Adder Carry-Look-Ahead Adder (Paralleladdierer mit Übertragsvorausberechnung) Carry-Ripple-Addierer Der Carry-Ripple-Addierer (Abbildung 2.4) realisiert ein mehrstufiges Schaltnetz. Die Addition der ersten oder wertniedrigsten Stelle wird von einem HA ausgeführt. Für jede weitere zu addierende Stelle wird ein VA nachgeschaltet, der aus den Stellenbits und dem Übertrag der vorangehenden Stelle wiederum einen Übertrag und eine Summe bildet. B3 A3 B2 A2 B1 A1 B0 A0 C4 VA C3 VA C2 VA C1 HA S3 S2 S1 S0 Abbildung 2.4: Aufbau eines 4-Bit Ripple-Carry Addierers Carry-Lookahead-Addierer Beim Carry-Ripple-Addierer ist die Berechnung der Carry-Signale zeitkritisch, da bei entsprechenden Eingangswerten ein Carry vom ersten bis zum letzten Volladdierer durchpropagiert werden muss. In zeitkritischen Schaltungen können solche Addierer bei aktuellen Bitbreiten von 32 bis 64 Bit zu langsam werden. Man bedient sich in diesem Fall der Carry-Lookahead- Addierer (CLA). Diese Addierer berechnen die Überträge der einzelenen Volladdierer wesentlich schneller. Die Funktionsweise der CLA basiert auf folgenden Überlegungen zum Carry- Ripple-Addierer: Der Volladdierer k generiert ein Carry-Signal genau dann, wenn beide Summanden a k und b k den Wert 1 haben oder

10 KAPITEL 2. GRUNDLAGEN 9 ein Volladdierer j < k ein Carry produziert und alle Volladdierer (j + 1)...k dieses Carry propagieren. Ein Volladdierer propagiert ein eingehendes Carry, wenn genau einer der beiden Summanden den Wert 1 hat. Diese Überlegungen führen zu einem erweiterten Volladdierer, dem Carry-Lookahead-fähigen Volladdierer (Abb. 2.5). a b CVA c_in c_p s c_g Abbildung 2.5: Ein Carry-Lookahead-fähiger Volladdierer Dieser hat neben dem Summen-Ausgang einen Ausgang c g (Carry-generate) und einen Ausgang c p (Carry-propagate). Aus diesen beiden Ausgangssignalen wird dann mit einem Schaltnetz, in das auch die Carry-generates und -propagates der vorherigen Volladdierer eingehen, das Carry-in des nächsten Volladdierers berechnet. a1 b1 a0 b0 c_out S1 CVA c_in CVA c_in S0 p s g p s g AND c_in OR OR AND AND Abbildung 2.6: Ein 2-Bit-Carry-Lookahead Addierer Das zusätzliche Carry-in auf der rechten Seite nimmt dabei die Rolle eines Carry-generate ein.

11 KAPITEL 2. GRUNDLAGEN Laufzeiteffekte in Schaltnetzen Bisher haben wir nur verzögerungsfreie Schaltungen simuliert, d.h. wenn zum Zeitpunkt t eine Signaländerung am Eingang einer Schaltung anlag, hat diese auch zum Zeitpunkt t darauf am Ausgang reagiert. Dies ist natürlich kein reales Verhalten, denn jedes Gatter braucht eine gewisse Zeitspanne, um eine Signaländerung zu verarbeiten. Es gibt hierbei zwei Modelle: ideale Verzögerung um die Zeitspanne t: Jede Signaländerung wirkt sich erst nach der Zeitspanne t am Ausgang aus. träge Verzögerung um die Zeitspanne t: Signaländerungen, die nur eine Zeitspanne s < t andauern, werden verschluckt. Nur Signaländerungen, die mindestens die Zeitspanne t überstehen, werden ideal verzögert. Zur theoretischen Modellierung dieser Verzögerungseffekte verwendet man Laufzeitglieder. Diese werden in LogiFlash als Gatter mit einem Ein- und einem Ausgang implementiert. Zur Modellierung von Gatterlaufzeiten kann man diese Laufzeitglieder dem betreffenden Gatter nachschalten. Auch VHDL kennt ideale und träge Verzögerung. Dies ist wichtig für die Simulation, da diese Verzögerungen in der Realität auftreten und deshalb auch modellierbar sein müssen. Kennt man die Verzögerungswerte der Technologie, in der man sein Design implementiert, kann man dies bei der Simulation berücksichtigen. In VHDL gibt es jedoch keine Laufzeitglieder, die Verzögerung wird durch Sprachkonstrukte bei der Signalzuweisung implementiert. Die Architektur eines AND-Gatters mit einer trägen Verzögerung von 10 Nanosekunden sieht so aus: Listing 2.3: AND mit Verzögerung architecture dataflow of AND gate i s begin c <= a and b after 10 ns ; end Dataflow ; Das Schlüsselwort after beschreibt eine träge Verzögerung. Für eine ideale Verzögerung sieht die Signalzuweisung dagegen wie folgt aus: Listing 2.4: Signalzuweisung bei einer idealen Verzögerung c <= transport a and b a f t e r 10 ns ;

12 Kapitel 3 Anmerkungen und Tipps Multiplexer werden hauptsächlich als Datenwegschaltungen eingesetzt. Die Beschreibung von Multiplexern wird bei Verwendung der case-anweisung übersichtlicher. Listing 3.1: Beispiel einer case-anweisung process ( select ) begin s e l e c t i s t das Signal, das a u s g e w e r t e t wird case select (1 downto 0) i s when 00 => o u t p i n s <= 0001 ; h i e r koennen b e l i e b i g v i e l e w e i t e r e VHDL Anweisungen stehen when 01 => o u t p i n s <= 0010 ; when 10 => o u t p i n s <= 0100 ; when 11 => o u t p i n s <= 1000 ; d e f a u l t Fall, wenn s o n s t n i c h t s z u t r i f f t when others => o u t p i n s <= 0000 ; end case ; end process ; Die Länge der Datenworte, die in einem Rechenwerk verarbeitet werden, beträgt beispielsweise 4, 8, 16 oder 32 Bit. Deshalb ist es erforderlich, dass ein Multiplexer, der die Datenworte von einem ausgewälten Register auf die ALU durchschaltet, auch 4, 8, 16 oder 32 Bit Eingangsdaten auf den Ausgang mit eintsprechender Bit-Anzahl schaltet. Abweichend von der obigen Definition der trägen Laufzeit muss in LogiFlash (aus technischen Gründen) eine Signaländerung länger als die Verzögerung des trägen Laufzeitglieds bestand haben, um nicht verschluckt zu werden (absorb-glied). Bei LogiFlash hat jedes Gatter (bzw. Flipflop/Register) standardmäßig eine ideale Verzögerung von einem Zeitschritt. 11

13 KAPITEL 3. ANMERKUNGEN UND TIPPS 12 carry generate sagt aus, wann ein Übertrag gebildet wird. carry propagate sagt aus, wann ein Übertrag weitegeleitet wird. Sie können selbstverständlich Ihren gesamten Code in einer Datei ablegen; bei einem größeren Projekt ist es aber sinnvoll dieses in mehrere einzelne Dateien aufzuteilen.

14 Kapitel 4 Vorbereitungsaufgaben Die folgenden Aufgaben dienen der Vorbereitung der Praktikumsaufgaben und sind teilweise Ausgangsbasis für eine VHDL-Implementierung. Bearbeiten sie diese Aufgaben vor dem Praktikumstermin und dokumentieren Sie die Lösung schriftlich. Diese Lösungsdokumentation bildet den ersten Teil des Protokolls des Praktikumstermins und wird zu Beginn von den Tutoren eingesammelt. Aufgabe 1. Worin liegt der Unterschied zwischen Schaltnetzen und Schaltwerken? Aufgabe 2. Konstruieren Sie einen 1-Bit-Volladdierer ausschließlich mit 4:1-Multiplexern. Berechnen Sie dazu die Variablenbelegung der beiden Multiplexer unter Verwendung des Shannonschen Entwicklungssatzes. Als Basis können Sie wieder LogiFlash verwenden. Beachten Sie, dass evtl. Gattereingänge invertiert werden müssen. Aufgabe 3. Welche ist die kleinste Zahl, die einen Überlauf des 8-Bit-Carry-Ripple Addierers verursacht, wenn sie zu sich selbst addiert wird? Aufgabe 4. Schreiben Sie die notwendigen generate-anweisungen zur Beschreibung eines 8-Bit- Carry-Ripple Addierers. Beachten Sie dabei, dass Sie zur Addition der niederwertigsten Bits nur einen Halbaddierer verwenden. Verwenden Sie für die Überträge zwischen den einzelnen Volladdierern und dem Halbaddierer einen Bitvektor carry. Aufgabe 5. Unter welchen Bedingungen bezüglich der Eingabevektoren A und B benötigt ein Carry- Ripple Addierer die maximale Rechenzeit? Aufgabe 6. Was ist ein Hazard und welche Hazardarten haben Sie in der Vorlesung Hardwarearchitekturen und Rechensysteme kennengelernt? Aufgabe 7. Geben Sie die boolesche Ausdrücke für das Carry-generate c g und das Carry-propagate c p eines einzelnen Carry-Lookahead-fähigen Volladdierers an. Aufgabe 8. Geben Sie einen zweistufigen booleschen Ausdruck für das Carry-in aller Addierer und das Carry-out eines 4-Bit-Carry-Lookahead-Addierers an. Aufgabe 9. Berechnen Sie die Gatteranzahl jeweils für einen n-bit Carry-Ripple- und einen n-bit Carry-Lookahead-Addierer in Abhängigkeit von der Anzahl der zu addierenden Ziffern. Für jeden VA gehen Sie davon aus, dass die Summe mit einem XOR-Gatter mit 3 Eingängen berechnet wird und die Berechnung des Carry vier Gatter benötigt. Für die 13

15 KAPITEL 4. VORBEREITUNGSAUFGABEN 14 Berechnung von carry propagate und carry generate wird jeweils ein Gatter benötigt (siehe Vorbereitungsaufgabe 7). Was fällt Ihnen auf?

16 Kapitel 5 Praktikumsaufgaben Die folgenden Aufgaben sind innerhalb des Praktikumstermins zu bearbeiten und die Lösung im zweiten Teil des Protokolls zu dokumentieren. Das Protokoll soll zu jeder Aufgabe die folgenden Fragen beantworten: Was war das gestellte Problem? Wie wurde das Problem gelöst? Was ist das Ergebnis? Zur Dokumentation der Problemlöung und der Darstellung der Ergebnisse gehören die erstellten VHDL-Beschreibungen und die Simulationsergebnisse in Form von Signalverläufen. Kommentieren Sie die VHDL-Beschreibungen und erlätern Sie ihr Design und die Ergebnisse. Beachten Sie dabei die gesonderten Anmerkungen zu jeder Aufgabe. Aufgabe 1. Erstellen Sie für einen 4:1-Multiplexer eine Entity und eine Architektur, in der Sie sein Verhalten algorithmisch beschreiben. Schreiben Sie eine Stimuli und eine Konfiguration und simulieren Sie den Multiplexer für alle möglichen Eingangsbelegungen. Aufgabe 2. Schreiben Sie eine neue Architektur MuxBased für den schon entworfenen 1-Bit-Volladdierer unter Verwendung zweier 4:1-Multiplexer. Simulieren Sie die Schaltung unter Verwendung der bereits vorhandenen Stimuli für den Volladdierer aus Versuch 1, und vergleichen Sie Ihre Ergebnisse. Aufgabe 3. Schreiben Sie eine Entity carry ripple 8 und eine dazugehörige Architektur, die die vorbereitete strukturelle Beschreibung mit generate-anweisungen verwendet. Als Bausteine verwenden Sie die Volladdierer und Halbaddierer aus dem letzten Versuch. Als Eingabe soll der Carry-Ripple-Addierer zwei 8-Bit-Vektoren, und als Ausgabe einen 8-Bit-Vektor und ein Carry-Bit haben. Schreiben Sie die Stimuli zur Simulation der Schaltung, wobei Sie eine Konfiguration analog zum Quelltext aus dem Grundlagenkapitel verwenden müssen. Führen Sie dabei 16 Additionen aus, wobei insgesamt jeder 1-Bit-Volladdierer bzw. der Halbaddierer mindestens einmal ein Carry produziert. Für das Protokoll: Erläutern Sie, warum es nicht praktikabel ist, wie bisher alle möglichen Belegungen der Eingangssignale zu testen. 15

17 KAPITEL 5. PRAKTIKUMSAUFGABEN 16 Aufgabe 4. Versehen Sie die bereits konstruierten Volladdierer und Halbaddierer mit einer idealen Verzögerung von jeweils drei Nanosekunden. Wiederholen Sie anschließend die Simulation des Carry-Ripple-Addierers und beachten Sie die Unterschiede in den Simulationen. Unter welchen Bedingungen bezüglich der Eingabevektoren A und B erreicht Ihr Addierer seine maximale Rechenzeit? Können Sie laufzeitbedingte Phänomene wie Hazards beobachten und wenn ja, um welche Hazardarten handelt es sich? Beachten Sie, dass sie eventuell die Zeitpunkte für die Änderung der Eingangssignale anpassen müssen. Aufgabe 5. Entwerfen Sie einen Carry-Lookahead-fähigen Volladdierer in VHDL (mit der Bezeichnung CLAVA) auf der Basis des schon entwickelten Volladdierers. Verwenden Sie die Variante ohne Verzögerung. Testen Sie Ihren Entwurf für alle möglichen Belegungen der Eingangssignale. Aufgabe 6. Entwerfen Sie einen 4-Bit-Carry-Lookahead-Addierer. Verknüpfen Sie dazu vier CLA- VAs mit der Lookahead-Logik zu einem Carry-Lookahead-Addierer. Der Addierer soll zwei 4-Bit-Vektoren und ein zusätzliches Carry-Bit als Eingänge, einen 4-Bit-Vektor und das Carry-out-Bit als Ausgänge haben. Der Carry-Lookahead Generator (CLAG) steht als Quellcode (Entity der Schaltung (Abb.5.1)) auf der Praktikumswebseite zur Verfügung. Daher müssen Sie die Beschreibung nur vervollständigen. B3 A3 B2 A2 B1 A1 B0 A0 C3 C2 C1 VA VA VA VA g p g p g p g p C0 S3 S2 S1 S0 C4 g3 p3 g2 p2 g1 p1 g0 p0 C L A G C0 G P Abbildung 5.1: Ein 4-Bit-Carry-Lookahead Addierer Versehen Sie dabei die CLAVAs mit einer Verzögerung von 3 ns, und alle anderen Gatter mit einer idealen Verzögerung von 1 ns. Behandeln Sie dabei alle Und- sowie Oder- Gatter gleich unabhängig von der Anzahl der Eingänge. Simulieren Sie die Schaltung, und vergleichen Sie die Rechenzeit des Addierers mit der des Carry-Ripple-Addierers.