HARDWARE-PRAKTIKUM. Versuch L-4. Komplexe Schaltwerke. Fachbereich Informatik. Universität Kaiserslautern

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1 HARDWARE-PRAKTIKUM Versuch L-4 Komplexe Schaltwerke Fachbereich Iformatik Uiversität Kaiserslauter

2 Seite 2 Versuch L-4 Versuch L-4 I diesem Versuch soll ei Rechewerk zur Multiplikatio vo zwei vorzeichelose 4 Bit Dualzahle X ud Y ach der Methode der Seriell-Parallele Multiplikatio etworfe ud aufgebaut werde Das 8 Bit große Produkt P soll auf eier Azeige dargestellt werde Die Eigabe für X ud Y erfolgt über Schalter X Y MUL P=X*Y Abbildug 1 Die Schaltug läßt sich i ei Steuerwerk ud ei Rechewerk uterteile Das Rechewerk Der Aufbau eies Rechewerkes zur Multiplikatio soll ahad eies 4 Bit x 4 Bit Multiplizierers schrittweise demostriert werde Die Multiplikatio zweier vorzeicheloser Dualzahle erfolgt schriftlich aalog zu der us vertraute Multiplikatio zweier Dezimalzahle Ma bildet Teilprodukte, die stellerichtig aufaddiert werde müsse Beispiel: X = X X X X 0, = 4 Y = Y Y Y Y 0, = 4 X = 12 = , Y = 6 = , 12 6 = 72 = * Vereifached kommt im Zweiersystem hizu, daß die Y i des Multiplikators Y ur de Wert 0 oder 1 habe köe Damit ist zum Aufaddiere der Multiplikad für Y i = 1 stelleverschobe zu addiere oder für Y i = 0 eie Additio zu uterlasse Bild 2 zeigt eie eifache Multiplizierer, der die Multiplikatio X Y i parallel, die Additioe der Teilprodukte aber seriell vorimmt (Seriell-Parallele Multiplikatio)

3 Versuch L-4 Seite 3 X 0 Y Xreg Yreg 2 a Add out b f 2 2 Preg P Abbildug 2 X reg ist ei ach rechts ud Y reg ei ach liks schiebedes Schieberegister, das parallel gelade werde ka Preg ist das Ergebisregister Im Bild ist = 4, dh das Ergebis hat maximal 8 Bit Breite Die Schaltug fuktioiert so: lade X reg mit X 2, lade Y reg mit Y, lade P mit 0 for i = 1 to do shift X reg right lade P reg mit Ergebis aus Addierer shift Y reg left Der Addierer liefert für f = 0 am Ausgag a, für f = 1 am Ausgag a+b Er muß eie Breite vo 2 habe Die Berechug der Teilprodukte berücksichtigt zuerst das MSB des Multiplikators ud zuletzt das LSB P ethält damit acheiader die Werte 0, X Y , X Y X Y ,, X Y X Y X Y X Y = X Y

4 Seite 4 Versuch L-4 Eie Vereifachug wird i Bild 3 gezeigt X Y Yreg a Cout Add out b f Preg P Abbildug 3 Hier ist Y reg ei ach rechts schiebedes parallel ladbares Schieberegister ud P das Ergebisregister Der Addierer hat eie Breite vo Bits (hier =4) Die Berechug berücksichtigt u zuerst das LSB des Multiplikators ud zuletzt das MSB: lade Y reg mit Y, lade P reg mit 0 for i=1 to do lade P reg mit Ergebis aus Addierer Shift Y reg Das stellerichtige Aufaddiere wird hier durch die Verdrahtug vo P reg erreicht Diese bewirkt ei Schiebe ach rechts, was im Zweiersystem eier Divisio durch 10 (dezimal 2) etspricht P reg ethält ethält acheiader die Werte 0, (0 + X Y 0 2 ) /2, ((0 + X Y 0 2 ) / 2+ X Y 1 2 ) /2,, (( ) + X Y -1 2 ) /2 = X Y X Y = X Y Auch das Y reg läßt sich och eispare Bei obiger Schaltug fällt auf, daß die iederwertige Hälfte vo P reg erst ach ud ach mit sigifikate Date gefüllt wird Adererseits beötigt

5 Versuch L-4 Seite 5 ma vo Y ur die Y i, für die och keie Multiplikatio durchgeführt wurde Ma ka, wie i Bild 4 zu sehe, Y mit i P reg ablege: X Y a Cout Add out b f MODE Preg P1 P2 MODE P Abbildug 4 Der Addierer hat wiederum eie Breite vo Bit P reg ist ei parallel ladbares Register, das ifolge der äußere Verdrahtug als ach rechts schiebedes Schieberegister fuktioiert: vom Addierer Y - Eigabe iit clk D Q D Q D Q D Q D Q D Q D Q D Q zum Addierer Abbildug 5 Das Register P reg ist i zwei Hälfte P 1 ud P 2 mit Bit aufgeteilt Die Schaltug arbeitet jetzt so: lade P 1 mit 0, lade P 2 mit Y for i= 1 to 4 lade P mit Ergebis aus Addierer ud schiebe iter Nach Schritte liegt das Produkt i P reg vor

6 Seite 6 Versuch L-4 W Giloi, H Liebig Logischer Etwurf digitaler Systeme Spriger Verlag Berli Heidelberg New York Literatur Rolf Hoffma Rechewerke ud Mikroprogrammierug R Oldebourg Verlag Müche Wie, Reihe Dateverarbeitug K Waldschmitt Schaltuge der Dateverarbeitug BG Teuber Stuttgart Aufgabestellug: Etwerfe Sie eie 4 Bit x 4 Bit Multiplizierer Verwede Sie die i Bild 4 dargestellte optimierte Schaltugsvariate für das Rechewerk Die Eigabewerte für X ud Y komme vo eier Schalterreihe Verwede Sie folgede Zuordug: Eigabe Aschluß Eigabe Aschluß X0 S0 Y0 S4 X1 S1 Y1 S5 X2 S2 Y2 S6 X3 S3 Y3 S7 De Wert des P reg s stelle Sie auf eier Hexadezimalazeige dar Ihr Eischub ethält eie sechsstellige Azeigeeiheit mit folgedem Aufbau: ANZ2 ANZ1 ANZ0 E0-E7 8 Abbildug 6 Zur Eigabe i die Azeigeeiheit steht ei 8-Bit-Eigabewort E0-E7 zur Verfügug Die Auswahl, welche der drei Azeigepaare das gerade aliegede Eigabewort überehme soll, erfolgt durch die drei Steuerleituge ANZ0, ANZ1 ud ANZ2 Solage eie dieser Steuerleituge auf "LOW" gesetzt bleibt, wird das Eigabewort i die zugehörige Azeige überom-

7 Versuch L-4 Seite 7 me Da die Speicherregister der Azeigeeiheit pegelgesteuert sid, muß das Eigabewort midestes och 50s stabil a de Eigäge aliege, achdem die Steuerleitug auf "HIGH" gelegt worde ist Verwede Sie zur Darstellug des Ergebisses die rechts liegede zwei Azeigestelle Überehme Sie das Ergebis durch Aktiviere vo ANZ2 erst, we die Berechug abgeschlosse ist Die Belegug der Aschlüsse auf de Protoboard etehme Sie Tabelle I Uterteile Sie Ihre Etwurf i ei Reche- ud ei Steuerwerk Das Rechewerk erhält seie Eigabe X ud Y vo der Schalterreihe Zur Verfügug steht ei 4 Bit Volladdierer vom Typ 74LS283 Da dieser immer am Ausgag die Summe seier Eigagswerte liefert, müsse Sie de Addierer aus Bild 4 durch eie Addierer mit eiem achgeschaltete Multiplexer ersetze, der wahlweise das Ergebis der Additio oder de Eigag a des Addierers durchschaltet Damit wird die Fuktio der Eigagsleitug f achgebildet Das Register P reg ka zusamme mit dem zusätzliche Multiplexer i eiem PAL vom Typ 20RP8 realisiert werde Für das Rechewerk sid somit ur zwei ICs erforderlich Die Belegug des PALs etehme Sie Tabelle 2 Das Steuerwerk soll als Automat realisiert werde Nach Aktiviere des Tasters T (act low) auf der Azeigeeiheit soll die Berechug gestartet werde Nach Vorliege des Ergebisses soll das Ergebis bis zum ereute Starte der Berechug i Preg gültig bleibe Für die Azeigeeiheit ist ei Überahmeimpuls zu erzeuge Zum Aufbau des Steuerwerkes geügt ei PAL vom Typ 16RP4 Die Belegug etehme Sie bitte Tabelle 3 Beschreibe Sie das Steuerwerk durch ei Zustadsdiagramm Etwerfe Sie die PLPL-Programme zur Beschreibug der PALs Gebe Sie die PLPL-Programme ei ud programmiere Sie die zwei beötigte GALs Baue Sie die Schaltug auf dem Protoboard auf ud teste Sie mit voretworfee Beispiele Zeige Sie de Ablauf eier Berechug mit Hilfe des Logikaalysators Stelle Sie dazu de Ihalt vo P reg ud de Zustad des Steuerwerks mit de Ausgabe dar! Tabelle 1: Hexadezimale Multiplikatio A B C D E F A 0B 0C 0D 0E 0F A 0C 0E A 1C 1E C 0F B 1E A 2D C C C C A 0F E D C B C E 24 2A C E 54 5A E 15 1C 23 2A F 46 4D 54 5B B 24 2D 36 3F A 63 6C 75 7E 87 A 0A 14 1E C A 64 6E C 96 B 0B C D E F 9A A5 C 0C C C C A8 B4 D 0D 1A E 5B F 9C A9 B6 C3 E 0E 1C 2A E 8C 9A A8 B6 C4 D2 F 0F 1E 2D 3C 4B 5A A5 B4 C3 D2 E1

8 Seite 8 Versuch L-4 Aschlußbelegug des Protoboards Belegug A0 Schalter S0 A1 S1 A2 S2 A3 S3 A4 S4 A5 S5 A6 S6 A7 S7 B0 Eigabewort E0 der Hexidezimalazeige B1 E1 B2 E2 B3 E3 B4 E4 B5 E5 B6 E6 B7 E7 C0 Steuerleit ANZ0 C1 ANZ1 C2 ANZ2 C3 Taster T (act low) C4 C5 C6 C7 D0 Spalteeig SE0 D1 SE1 D2 SE2 D3 SE3 D4 ZeileausgagZA0 D5 ZA1 D6 ZA2 D7 ZA3 E0 E1 E2 E3 E4 E5 E6 Eizeltakt E7 Reset (act low) F0 F1 F2 F3 F4 F5 F6 F7 G0 G1

9 Versuch L-4 Seite 9 CLK 1 20 V cc CLKIN 2 19 /START 3 18 MODE /RESET STATE [3] STATE [2] Tabelle STATE [1] /READY 9 12 CLKOUT GND /OE P16RP4 CLK 1 24 V cc Y [4] 2 23 Y [3] 3 22 P [8] Y [2] Y [1] P [7] P [6 Tabelle 3 ADD [4] 6 19 P [5] ADD [3] 7 18 P [4] ADD [2] 8 17 P [3] ADD [1] 9 16 P [2] COUT P [1] MODE GND /OE P20RP8

10 Seite 10 Frage L-4 Frage L-4 1 Grudlage - Frage über Schaltwerke, Bausteie, siehe L-1, L-2, L-3 2 Was ist die «biäre«zahledarstellug? Wie köe Zahle mit Vorzeiche dargestellt werde? 3 Wie fuktioiert die biäre Additio/Subtraktio (auf dem Papier)? Was geschieht bei egative Zahle? Warum etsteht ei Überlauf? 4 Wie fuktioiert die biäre Multiplikatio (auf dem Papier)? Was geschieht bei Zahle mit Vorzeiche? Ka ei Überlauf etstehe? Wie groß ist der Defiitiosbereich (der Faktore)? 5 Wie realisiert ma eie Biäraddierer? Was ist ei Halbaddierer/Volladdierer? 6 Warum begit die aufgebaute Schaltug mit dem LSB zu multipliziere? Gibt es auch eie Variate, die mit dem MSB begit? 7 Aus welche logische Kompoete besteht Ihr Rechewerk? Wie teile sich diese auf die physikalische Bausteie auf? 8 Wie sieht das Zustadsdiagramm des Steuerwerks aus? Was sid die Ei- ud Ausgäge? Wieviele Zustäde sid midestes erforderlich? 9 Welche Grudstruktur realisiert das Steuerwerk? 10 Im Versuch wird der Takt des Rechewerks im Steuerwerk erzeugt Welche Gefahr besteht dabei? Was wäre eie sichere Lösug? 11 Wie fuktioiert ei Schieberegister? Wie uterscheidet sich das Schieberegister im Rechewerk vo eiem kovetioelle Schieberegister?

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