Digitaltechnik im Bachelor-Studiengang Technische Informatik

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1 Skript zur Vorlesung Digitaltechnik im Bachelor-Studiengang Technische Informatik gehalten im Wintersemester 2010/11 von Prof. Dr.-Ing. Ulrich Teppner Nur für Lehrzwecke Vervielfältigung nicht gestattet 1

2 1 SYNCHRONE SEQUENTIELLE SCHALTUNGEN Allgemeine Betrachtungen Flip-Flops Sequentielle Grundschaltungen Zähler Schieberegister Synchrone sequentielle Schaltungen Analyse synchroner sequentieller Schaltungen Synthese synchroner sequentieller Schaltungen Mealy- Moore- Medvedev- Schaltungen Aufgaben 24 2 ENTWICKLUNG KOMPLEXER DIGITALER SYSTEME Ablaufdiagramme (ASM-charts, FSM-charts) Beispiel zur Entwicklung digitaler Systeme mit ASM-charts Alternative Steuerteil-Realisierung als One-Hot Schaltung Beispiel: ASM-Chart für einen sequentiellen Multiplizierer 35 3 TECHNISCHE REALISIERUNG VON LOGIK-BAUELEMENTEN Dioden-Gatter Bipolare Transistoren-Gatter Dioden-Transistor-Logik (DTL) Transistor-Transistor-Logik (TTL) Open-Collector TTL Gatter Three-state TTL Gatter Schottky TTL Emitter-coupled logic (ECL) MOS Gatter NMOS und PMOS CMOS Arbeitsbedingungen von Gattern Statische Störsicherheit Fan-Out Schnelligkeit und Verzögerung von Logik-Gattern 48 4 PROGRAMMIERBARE LOGIK-BAUSTEINE Grundstruktur programmierbarer Logikbausteine Feste AND-Verschaltung, programmierbare OR-Verschaltung Programmierbare AND-Verschaltung, programmierbare OR-Verschaltung Programmierbare AND-Verschaltung, feste OR-Verschaltung Komplexe programmierbare Logik-Bausteine XILINX-FPGA 61 2

3 5 ELECTRONIC DESIGN AUTOMATION 80 6 VHDL VHDL: Grundsätzliches Aufbau eines VHDL Modells Fundamentale VHDL Sprachstrukturen Objekte (Objects) Datenypen (Data Types) Signalzuweisungen (Signal Assignments) Variablenzuweisungen (Variable Assignments) Operatoren sequentielle VHDL Statements nebenläufige VHDL Statements Strukturale Modellierung Fortgeschrittene VHDL Sprachstrukturen Attribute, Bibliotheksfunktionen Bibliotheksfunktionen Packages Subprogramme USE-Einbindung (Clause) 108 3

4 1 Synchrone sequentielle Schaltungen In diesem Kapitel wird die systematische Entwicklung synchroner sequentieller Schaltungen, im Deutschen manchmal auch Schaltwerke genannt, abgeleitet. 1.1 Allgemeine Betrachtungen Die folgenden Überlegungen dienen zunächst zur systematischen Entwicklung der Problematik sequentieller Logik. Bei sequentiellen Schaltungen sind die Ausgänge eine Funktion der gegenwärtigen Eingänge und der Vorgeschichte, welche in Form von Zustandsvariablen gespeichert ist. Eingänge. Kombinatorische Schaltung Zustandsvariable Speicher oder Verzögerung Abbildung 1.1 Prinzipielle Struktur sequentieller Logik. Ausgänge Die Abbildung 1.1 stellt diese Abhängigkeit dar. Die Zustandsvariablen werden dabei gewonnen durch verzögerte Rückführung kombinatorisch erhaltener Logik. Diese Verzögerung erfolgt entweder durch rein physikalische Verzögerung oder durch getaktete Flip-Flops. Bei rein physikalischer Verzögerung spricht man von asynchroner, bei Verzögerung durch getaktete Flip-Flops von synchroner sequentieller Logik. Die getakteten Flip-Flops selbst sind jedoch grundsätzlich asynchroner Art. Die systematische Entwicklung asynchroner sequentieller Schaltungen ist nur für kleine Systeme möglich. Prinzipiell werden deswegen heutzutage synchrone Schaltungen entwickelt, was in diesem Skript daher auch systematisch behandelt wird. Asynchrone Schaltungsentwicklung wird erst gar nicht systematisch eingeführt, stattdessen werden im folgenden nur die Basis-Flip-Flops beschrieben. 1.2 Flip-Flops Die einfachste Form eines Flip-Flops besteht darin, dass z.b. zwei NAND-Gatter kreuzgekoppelt werden, wie in der Abbildung 1.2 dargestellt. (In der deutschen Literatur wird das Flip-Flop auch häufig 'bistabile Kippstufe' genannt. Diese Bezeichnung beruht darauf, dass es zwei stabile Zustände einnehmen und dazwischen hin- und herwechseln kann.) 4

5 Abbildung 1.2 SR-Flip-Flop Vergleicht man diese Schaltung mit dem Prinzipschaltbild von Abbildung 1.1, so erkennt man, dass sich die logische Verzögerung der Rückkopplungsleitung in der physikalischen Signallaufzeit (propagation delay) der Logik-Gatter befinden muss. Eine direkte Abbildung Eingänge Ausgänge existiert nicht mehr. Die Funktion der Schaltung kann daher nicht mehr wie bei der Kombinatorik durch Funktions- oder Wahrheitstabellen beschrieben werden. Stattdessen muss eine andere Beschreibungsform gefunden werden. Eine mögliche Form ist die des Timing Diagram (Zeitverlaufsdiagramm). Setzen wir diese Form hier ein, so ergibt sich das folgende beispielhafte Verhalten. Abbildung 1.3 Typischer Zeitverlauf eines SR-Flip-Flops Vergleicht man die Eingänge bzw. Ausgänge der Schaltung zu den beiden Zeitpunkten t 1 und t 2, so stellt man fest, dass die Eingänge identisch sind, während die Ausgänge sich unterscheiden. Es muss also zusätzlich zu den Eingangswerten etwas Weiteres in die Bestimmung der Ausgangswerte einfließen. Dies kann, wie oben gesagt, nur die Vorgeschichte sein. Diese ist derart, dass vor dem Zeitpunkt t 1 das Signal S aktiv war, während vor dem Zeitpunkt t 2 das Signal R aktiv war. Die Problematik, dass beide Eingänge (S und R) gleichzeitig aktiv sein können, wird in dem Zeitverlaufsdiagramm nicht dargestellt. Der Leser sollte selbst nachvollziehen, 5

6 dass in diesem Fall die Aussage, dass /Q invers zu Q ist, nicht mehr stimmt. Allgemein ist deswegen bei einem beliebig aufgebauten SR-Flip-Flop der Zustand S=R=aktiv nicht erlaubt bzw. nicht definiert! Eine sich ähnlich verhaltende Schaltung eines SR-Flip-Flops besteht aus zwei kreuzgekoppelten NOR-Gattern. Wir erweitern die Schaltung aus Abbildung 1.2 nun noch etwas, um einige weitere wichtige Grundschaltungen von Flip-Flops zu entwickeln bzw. zu definieren. Abbildung 1.4 Transparentes D-Latch Zunächst wird eine Erweiterung nach Abbildung 1.4 vorgenommen. Das zugehörige Timing Diagram ist in Abbildung 1.5 dargestellt. Abbildung 1.5 Typisches Zeitverhalten eines D-Latch Wir erkennen, dass sich die Ausgänge nur ändern, wenn der Takt-Eingang aktiv, d.h. high ist. Weiter erkennen wir, dass nur noch ein Steuereingang existiert, welchen wir D genannt haben. Ist D = high, so wird S aktiv, ist D = low, wird R aktiv. Das bedeutet, dass das Flip-Flop den Zustand des Eingangs D übernimmt, wenn der Takt-Eingang aktiv ist. Der Q-Ausgang des Flip-Flops folgt dann direkt diesem Zustand. Ist der Takt-Eingang inaktiv, so wird der alte Zustand gehalten. Ein derartiger Baustein wird (transparentes) Latch genannt. Latches haben bestimmte Anwendungsbereiche (z.b. Adress-Latches bei manchen Mikro-Prozessoren). Wir werden sie jedoch noch etwas weiter entwickeln müssen, um Grundbausteine für die von uns im Folgenden benutzten Schaltungen zu besitzen. 6

7 Ihr Problem ist, dass sie den D-Eingang bei aktivem Takt-Eingang nach der internen Signal-Laufzeit direkt auf den Ausgang geben. Eine getaktete Weitergabe des Eingangs ist damit nicht möglich. Eine Lösung dieses Problems ist der Einsatz von Master-Slave - Flip-Flops. Diese Lösung ist jedoch wegen verschiedener Nachteile heute ungebräuchlich (und wird hier auch nicht weiter erläutert). Stattdessen werden fast ausschließlich flankengetriggerte Flip-Flops eingesetzt. Eine einfache Erweiterung unseres Latches erläutert die Funktion dieser flankengetriggerten Flip-Flops. Es soll jedoch darauf hingewiesen werden, dass diese Erweiterung nur das Prinzip darstellt. Das bedeutet nicht, dass diese Flip-Flops tatsächlich alle derartig aufgebaut sein müssen. Abbildung 1.6 Flankengetriggertes D-Flip-Flop Abbildung 1.7 Takt-Generierung aus der positiven Clock-Flanke Wie aus dem Timing Diagram (Abbildung 1.7) ersichtlich, wird nur innerhalb eines kurzen Zeitraums um die positive Flanke des Clock-Signals herum der D-Eingang übernommen. Anschließend sperrt der Eingang wieder. Man geht nun davon aus, dass alle flankengetriggerten Flip-Flops eines Systems das gleiche Verhalten haben. Dann kommt der neue Ausgang eines Flip-Flops erst nach dem sensitiven Zeitraum am Eingang des nächsten Flip-Flops an (z.b. beim Schieberegister). Entscheidend für dieses Verhalten sind im Prinzip zwei Zeiten: Set-Up- und Hold-Time (Setup- und Halte-Zeit). Die Setup-Zeit ist die Zeit, die ein Vorbereitungseingang stabil sein muss, bevor die aktive Clock-Flanke kommt, die Halte-Zeit ist die Zeit, die ein Vorbereitungseingang stabil sein muss, nachdem die aktive Clock-Flanke gekommen ist. 7

8 Bei Verwendung flankengetriggerter Flip-Flops gleicher Technologie muss i.a. lediglich darauf geachtet werden, dass die Setup-Zeit durch die Signallaufzeiten der Kombinatorik nicht unterschritten wird (maximale Clock-Frequenz!). Abbildung 1.8 Flankengetriggertes JK-Flip-Flop In der Abbildung 1.8 ist auch die Logik eines flankengetriggerten JK-Flip-Flops abgebildet. JK-FF sind modifizierte SR-FF, bei welchen der nicht definierte (unerlaubte) Zustand definiert ist: Sind beide Eingänge aktiv (J=K=aktiv), so kippt der interne Zustand. Dies wird erreicht durch die gegenseitige Verriegelung der Steuereingänge. Ist das FF bereits gesetzt (Q' = 0), so wird der Setz-Eingang (J) gesperrt. Ist es gelöscht (Q = 0), wird der Rücksetzeingang (K) gesperrt. Diese flankengetriggerten Flip-Flops, die intern (asynchrone) sequentielle Schaltungen sind, können als Verzögerungselemente für synchrone sequentielle Schaltungen eingesetzt werden. Im Gegensatz zu den reinen Laufzeit-Verzögerungen der asynchronen Schaltungen, die von Bauteil zu Bauteil unterschiedlich sein können und damit ein zuverlässiges Design für komplexere System unmöglich machen, sind diese getakteten Verzögerungen sehr gut beherrschbar. Der Begriff D-Flip-Flop (Delay-FF) leitet sich von dieser Eigenschaft als Verzögerungs- Element zu dienen ab, und nicht, wie häufig dargestellt, von dem Begriff Daten-FF. Zusammenfassend können wir nun folgendes sagen: Zunächst gibt es das einfache, nicht getaktete SR- oder auch RS- Flip-Flop. Dies besitzt einen Setz- und einen Rücksetz-Eingang und zwei Ausgänge: Q und Q. Das getaktete SR-FF besitzt zusätzlich einen Takt-Eingang. S bzw. R können nur aktiv werden, wenn der Takt-Eingang ebenfalls aktiv ist. Dieser Flip-Flop-Typ wird als (transparentes) Latch bezeichnet. Eine Erweiterung hierzu ist das Master-Slave-Flip- Flop. Das flankengetriggerte Flip-Flop ist das für synchrone sequentielle Schaltungen verwendete. Hiervon gibt es prinzipiell 4 Arten: D-FF, T-FF, JK-FF, SR-FF. Ihr Verhalten ist durch die folgende Tabelle definiert: Übergang D T J K S R X 0 X X X X 0 X 0 8

9 Um den angezeigten Übergang zu erzeugen, müssen die jeweiligen Vorbereitungseingänge auf die entsprechenden Pegel gelegt werden. Ein X bedeutet, dass der Eingang 0 oder 1 sein kann, ohne das Schaltverhalten zu beeinflussen. Diese Eingänge werden Vorbereitungseingänge genannt, da sie erst zur Wirkung kommen, wenn die aktive Clock-Flanke eintrifft. Neben diesen Vorbereitungseingängen existieren häufig noch sog. asynchrone Eingänge. Diese kommen auch ohne aktive Clock-Flanke sofort zur Wirkung. Hier gibt es prinzipiell einen Setz- (preset) und einen Lösch- (clear) Eingang. Der Setz-Eingang setzt das Flip-Flop sofort auf 1, der Lösch-Eingang setzt es auf 0. Sind beide aktiv, ist das Verhalten wiederum unbestimmt (je nach Implementierung). Ein Satz flankengetriggerter Flip-Flops wird auch Register genannt. 1.3 Sequentielle Grundschaltungen Zähler Es gibt grundsätzlich zwei verschiedene Arten, Zähler aufzubauen. Die eine Art ist die asynchrone, die andere die synchrone. Beide besitzen ihre Vor- und Nachteile und werden je nach Anforderungen eingesetzt Asynchron-Zähler Abbildung Bit asynchroner Binärzähler (Ripple Counter) In obiger Abbildung ist die Schaltung eines asynchronen Zählers, aufgebaut mit (negativ) flankengetriggerten Flip-Flops, dargestellt. Dem Schaltbild sind bereits Vor- und Nachteile dieses Aufbaus zu entnehmen. Der Vorteil ist, dass lediglich das unterste (hier das linke) Flip-Flop der maximalen Taktfrequenz ausgesetzt ist, und zwar bei konstanten Vorbereitungseingängen. Damit ist dies eine Flip-Flop der einzig begrenzende Faktor bezüglich der maximal verarbeitbaren Frequenz. Der Nachteil ist, dass die Flip-Flops zeitversetzt schalten und die Zählausgänge daher nicht gleichzeitig gesetzt werden, sondern nacheinander (daher auch der englische Name ripple counter ). 9

10 Typische als TTL-Bausteine realisierte Asynchron-Zähler sind der bzw Um diesen LS90 als BCD-Zähler zu benutzen, muss der Ausgang Q A mit dem Eingang CKB verbunden werden. Es ergibt sich die Zählsequenz: Output Count Q D Q C Q B Q A 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H L L L 9 H L L H Um den gleichen Baustein als Bi-Quinär- Zähler einzusetzen, muss der Ausgang QD an CKA angeschlossen werden. Dadurch ergibt sich die Zählsequenz: Output Count Q A Q D Q C Q B 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 H L L L Abbildung 1.10 Logik des 74LS90 /1/ 6 H L L H 7 H L H L 8 H L H H 9 H H L L Synchron-Zähler Beim Synchron-Zähler sind dagegen alle Flip-Flops gleichzeitig getaktet. Der Abbildung 1.12 sind ebenfalls Vor- und Nachteile dieses synchronen Zählers zu entnehmen. Neben einem etwas höheren Schaltungsaufwand ist der entscheidende Nachteil, dass die Laufzeit der Vorbereitungseingänge die maximale Taktfrequenz dieses Zählertyps beschränkt. Typische als TTL-Bausteine realisierte Synchron-Zähler sind der bzw (Abbildung 1.11). Ein typisches Zeitverlaufsdiagramm ist anschließend dargestellt. 10

11 Abbildung bit synchroner Binärzähler Abbildung 1.11 Logik des 74LS190 Auf-/Ab-Zählers /1/ 11

12 Abbildung 1.13 Typisches Timing Diagramm des 74LS190 /1/ Schieberegister Abbildung bit bidirektionales Schiebe-Register mit parallelem Laden 12

13 Das vorhergehende Blockschaltbild stellt die Funktion eines Schieberegisters dar. Abbildung 1.15 Logik des 74LS194 bidirektionalen Schieberegisters mit parallelem Laden /1/ Abbildung 1.16 Typisches Timing Diagram des 74LS194 Schieberegisters /1/ 13

14 1.4 Synchrone sequentielle Schaltungen Wir wollen nun darangehen, die systematische Entwicklung synchroner sequentieller Schaltungen kennenzulernen. Dazu betrachten wir zunächst ihre genaue Definition im Unterschied zu allgemeinen sequentiellen Schaltungen. Bei synchronen sequentiellen Schaltungen werden die Zustandsvariablen in gleichzeitig getakteten Flip-Flops untergebracht. Hardwaremäßig werden diese Zustandsvariablen in flankengetriggerten Flip-Flops gespeichert. Dies können D-, JK-, RS- oder T-Flip- Flops sein. Zur abstrakten Beschreibung dieser Schaltungen können nicht die Funktionstabellen der Kombinatorik eingesetzt werden, stattdessen existieren Zustandsgraphen. Eingänge. Kombinatorische Schaltung. Ausgänge flankengetriggerte Flip-Flops Abbildung 1.17 Prinzipielle Struktur synchroner sequentieller Logik Um die Entwicklung synchroner sequentieller Schaltungen kennenzulernen, wird zunächst die Analyse derartiger Schaltungen vorgestellt. Eine Umkehrung der Analyseschritte erlaubt uns dann, den Syntheseweg zu verstehen Analyse synchroner sequentieller Schaltungen Das folgende Analyse-Beispiel einer sequentiellen Schaltung soll den Zusammenhang zwischen Schaltung und Zustandsgraph erläutern. Wenn dieser Zusammenhang er- 14 Abbildung 1.18 Synchrone sequentielle Schaltung als Analyse-Beispiel

15 kannt wurde, kann die Synthese einer derartigen Schaltung als Umkehrung der Analyse durchgeführt werden. Durch Überprüfung der Logik dieser Schaltung soll die abstrakte Beschreibung in Form eines Zustandsgraphen abgeleitet werden. Hierzu werden als erster Schritt die KV- Tafeln für die Vorbereitungseingänge J und K der beiden Flip-Flops aufgezeichnet. Das obere FF nennen wir y 1 mit den Vorbereitungseingängen J 1 und K 1, das untere y 0 (mit J 0 und K 0 ). Die Rückführungen sind entsprechend y 1 und y 0. x x y 1 y y 1 y J 1 = x K 1 = x x x y 1 y y 1 y J 0 = z = (x + y 1 ) y 0 = x y 0 + y 1 y 0 K 0 = J 0 Hieraus wird eine sog. Zustandsfolgetabelle entwickelt. Diese beschreibt für alle möglichen Zustandskombinationen in Verbindung mit allen möglichen Eingangskombinationen die Nachfolgezustände. Zustandsfolgetabelle (Übergangstabelle) Gegenwärtiger gegenwärtiger Zustand Nächster Zustand (Folgezustand) Ausgang x = 0 x = 1 x = 0 x = 1 y 1 y 0 + y 1 + y 0 + y 1 + y 0 z z Als zweiter Schritt werden für die Zustandskombinationen (y 1 y 0) symbolische Namen eingeführt. Dies ist möglich und sinnvoll, da diese Zustandskombinationen für die Schaltungsanwendung ohne Bedeutung sind. Für die Anwendung ist lediglich das Verhalten der Ausgänge entscheidend. Alles interne Verhalten ist ohne Belang. Wir führen die folgenden Namen und Zuordnungen ein: a = 00 b = 01 c = 10 d = 11 15

16 Hiermit kann die Zustandsfolgetabelle umgeschrieben werden(achtung auf die Reihenfolge!): Vereinfachte Zustandsfolgetabelle Gegenwärtiger Zustand Folgezustand, gegenw. Ausgang Folgezustand, gegenw. Ausgang bei x = 0 bei x = 1 a a, 0 d, 1 b a, 0 c, 0 c b, 1 d, 1 d a, 0 c, 0 Ausgehend von dieser vereinfachten Tabelle kann der Zustandsgraph direkt aufgetragen werden: Synthese synchroner sequentieller Schaltungen Zur Synthese synchroner sequentieller Schaltungen müssen die im vorstehenden Abschnitt durchgeführten Schritte sinngemäß umgekehrt werden. Es müssen u.u. noch zusätzliche Zwischenschritte eingeführt werden, worauf hier nicht eingegangen wird. Ausgangspunkt für die Synthese ist jedoch meist eine verbale Problembeschreibung, die zunächst in einen Zustandsgraphen umgesetzt werden muss. So auch bei dem nachfolgenden Problem. Aufgabe: Auf einer Datenleitung wird der Beginn einer Nachricht durch 3 aufeinander folgende (zur clock synchrone) "1" angekündigt. Ein synchrones sequentielles Schaltwerk soll diese Datenleitung als Eingang 'x' benutzen und nach der zweiten "1" für einen Takt einen Ausgang 'z' setzen. Danach soll dieser Ausgang unabhängig vom Eingang permanent auf "0" bleiben. Der erste Schritt zur Lösung ist die Entwicklung des Zustandsgraphen für diese Aufgabe. Dies ist letztendlich auch der entscheidende Schritt, da alle nachfolgenden (in Abhängigkeit von einigen Entscheidungsfreiheiten) vorgegeben sind. 16

17 0/0 1/0 1/0 1/1 a b c d 0/0 0/0 0/0 1/0 Abbildung 1.19 Zustandsgraph für das Synthese-Beispiel Hieraus wird anschließend eine vereinfachte Zustandsfolgetabelle abgeleitet. Vereinfachte Zustandsfolgetabelle Gegenwärtiger Zustand Folgezustand, gegenw. Ausgang Folgezustand, gegenw. Ausgang bei x = 0 bei x = 1 a a, 0 b, 0 b a, 0 c, 0 c a, 0 d, 1 d d, 0 d, 0 Nun müssen die symbolischen Namen durch Zustandskombinationen ersetzt werden. Da es sich um vier Zustände handelt, müssen zwei Zustandsvariablen eingeführt werden (y 1 y 0 ). Aus den insgesamt 24 Möglichkeiten wird hier die folgende ausgewählt: a = 0 0 b = 0 1 c = 1 0 d = 1 1 Mit diesen Vorgaben kann jetzt die Zustandsfolgetabelle entwickelt werden. Zustandsfolgetabelle (Übergangstabelle) Gegenwärtiger Nächster Zustand gegenwärtiger Zustand (Folgezustand) Ausgang x = 0 x = 1 x = 0 x = 1 y 1 y 0 + y 1 + y 0 + y 1 + y 0 z z Nun ist zu entscheiden, welche Flip-Flop-Typen eingesetzt werden. Wir wählen für dieses Beispiel JK-Flip-Flops aus. Einen Vergleich bezüglich des Realisierungsaufwandes in Abhängigkeit vom verwendeten Flip-Flop-Typ werden wir später ziehen können. Das Übergangsverhalten für JK- Flip-Flops ist in nebenstehender Tabelle noch einmal aufgezeichnet. Übergang J K X X 1 0 X X 0 Hiermit lassen sich die Gleichungen für die Vorbereitungseingänge der beiden Flip- Flops ableiten: 17

18 x x y 1 y y 1 y X X X X 1 1 X X X X J 1 = y 0 x K 1 = y 0 x x x y 1 y y 1 y X X 0 1 X X X X X X J 0 = x K 0 = y 1 Hiermit lässt sich die Schaltung aufzeichnen (z kann direkt aus der Zustandsfolgetabelle abgeleitet werden): Abbildung 1.20 Schaltung zur Synthese des "Beginning of Message Detectors" Das Timing-Verhalten dieser Schaltung ist der Simulation zu entnehmen: 18

19 Abbildung 1.21 Typisches Zeitverhalten des Beginning-of-message Detektors Das Problem dieser Schaltungsart, bei der neben den Zustandsvariablen die Eingänge direkt auf die Ausgänge wirken, zeigt die folgende Abbildung. Abbildung 1.22 Zeitverhalten des BOM Detektors bei fehlerhaftem x-eingangsverhalten Wenn die Eingangssignale nicht synchron mit dem System-Takt sind, kann dies zu Spikes auf den Ausgängen führen, welche das Verhalten der Nachfolge-Schaltung dramatisch beeinflussen können. Hier sind andere Schaltungs-Typen einzusetzen (s. Folge-Kapitel), oder es ist eine Synchronisation der Eingangssignale durchzuführen Mealy- Moore- Medvedev- Schaltungen Man unterscheidet synchrone sequentielle Schaltungen grundsätzlich in Mealy-, Moore- und Medvedev-Schaltungen. Bei Mealy- Schaltungen sind die Ausgänge sowohl von den Eingängen als auch von den Zustandsvariablen abhängig (wie in obigem Synthese-Beispiel), bei Moore-Schaltungen sind sie nur von den Zustandsvariablen abhängig und bei Medvedev-Schaltungen sind sie identisch mit den Zustandsvariablen. Die Schreibweise bei den Zustandsdiagrammen unterscheidet sich entsprechend. Nebenstehend haben wir ein Beispiel für die Schreibweise eins Mealy-Automaten. Die Festlegung von Ein- und Ausgängen erfolgt an den Transitionen! 19

20 Bei einem Moore-Automaten steht an den Transitionen hingegen nur die Festlegung des Eingangs. Wir werden im Folgenden das Beispiel der obigen Mealy-Schaltung weiterführen und realisieren. Der nächste Schritt dazu ist das Aufstellen einer Zustandsfolgetabelle: Gegenwärtiger Zustand Nächster Zustand gegenw. Ausgang x = 0 x = 1 x=0 x=1 y 1 y 0 + y 1 + y 0 + y 1 + y 0 z z Nun muss man sich entscheiden, welche FF-Typen eingesetzt werden sollen. Nehmen wir an, wir wollen mit JK-FFs weiterarbeiten, so ergeben sich die folgenden Vorbereitungseingänge für diese FFs: x x y 1 y y 1 y X X X X 1 1 X X X X J 1 = y 0 x K 1 = y 0 x 20

21 x x y 1 y y 1 y X X 0 1 X X X X X X J 0 = y 1 x K 0 = y 1 x x y 1 y z = y 0 y 1 x Damit ist die Schaltung realisiert. Auf weitere Probleme im Zusammenhang mit sequentiellen synchronen Schaltungen, wie z.b. Minimierung der Zustände wird hier nicht eingegangen, da sie im Hinblick auf die Zielrichtung programmierbarer Logik von geringerer Bedeutung sind. Es wird jedoch noch eine Medvedev-Schaltung abgeleitet. Dies ist ein spezieller Zähler, welcher die folgende Sequenz repetitiv durchläuft Der Zustandsgraph sieht folgendermaßen aus: 21

22 Abbildung 1.23 Zustandsgraph eines Medvedev-Zählers Dadurch ergibt sich die folgende Zustandsfolgetabelle: Gegenw. Zustand Nächster Zustand y 0 y 1 y 2 + y 0 + y 1 + y Die Ausgänge brauchen nicht extra spezifiziert zu werden, da sie identisch mit den Zustandsvariablen sind. Als FF's werden D-FF's benutzt. Die Beschaltung ihrer Eingänge ergibt sich durch folgende KV-Tafeln: y 1 y 2 y 1 y 2 y y D 0 = y 0 y 1 + y 1 y 2 D 1 = y 1 y 2 + y 0 y 1 22

23 y 1 y 2 y D 2 = y 1 In der Abbildung 1.24 ist diese Schaltung mit ihrer Simulation dargestellt. Abbildung

24 1.5 Aufgaben Aufgabe 1.1 Gegeben sei die Schaltung der Abbildung 1.25 x J CLK K Q Q clk J CLK K Q Q z Abbildung 1.25 Schaltung zur Analyse-Aufgabe Entwickeln Sie daraus über die Zustandsfolgetabellen den Zustandsgraphen. Zustandsfolgetabelle (Übergangstabelle) Gegenwärtiger gegenwärtiger Zustand Nächster Zustand (Folgezustand) Ausgang x = 0 x = 0 x = 0 x = 1 y 1 y 0 + y 1 + y 0 + y 1 + y 0 z z Einführung symbolischer Namen für die Zustandskombinationen (y 1 y 0 ) a = b = c = d = Vereinfachte Zustandsfolgetabelle 24 Gegenwärtiger Zustand Folgezustand, gegenw. Ausgang Folgezustand, gegenw. Ausgang bei x = 0 bei x = 1 a b c d

25 Zustandsgraph Aufgabe 1.2 Entwickeln Sie für den nebenstehenden Zustandsgraphen eine Schaltung. a) Setzen Sie für die Zustände an: a = 00, b = 01, c = 10, d = 11 Als FFs werden JK-FF eingesetzt. b) Setzen Sie für die Zustände an: a = 00, b = 01, c = 11, d = 10 Als FFs werden D-FF eingesetzt. Aufgabe 1.3 Entwickeln Sie einen Modulo 3 Binärzähler als Medvedev-Schaltung mit Auf-/ab-Steuereingang. 25

26 Aufgabe 1.4 Gegeben sei folgende Zustandsfolgetabelle für eine Schaltung mit einem Eingang x und einem Ausgang z: gegenw. Zustand Folge-Zustand gegenw. Ausgang x=0 x=1 x=0 x=1 y 1 y 0 y y 0 y y 0 z z Unter Benutzung von J K Flip-Flops ist hierzu eine Schaltung zu entwickeln. Leiten Sie die (in 2 Ebenen minimalen) Boole'schen Funktionen für die Vorbereitungs-Eingänge der beiden Flip-Flops und für den Ausgang z ab. x x y 1 y y 1 y J 1 = K 1 = x x y 1 y y 1 y J 0 = K 0 = 26

27 2 Entwicklung komplexer digitaler Systeme Im Allgemeinen dienen digitale Systeme immer in irgendeiner Weise der Verarbeitung von Daten. Die binäre Information, die in einem derartigen System gespeichert ist, kann dabei unterschieden werden in a) Daten, die verarbeitet werden b) Steuerinformation (Zustandsvariablen) Der logische Entwurf eines derartigen Systems kann daher auch in zwei Anteile aufgeteilt werden: a) Datenverarbeitungsteil b) Steuerlogik Die Steuerlogik ist eine sequentielle Schaltung, die eine zeitliche Sequenz von Steuersignalen an den Datenverarbeitungsteil weitergibt. Beschrieben wird dies durch eine endliche Anzahl von Einzelschritten, welche das vorgegebene Problem lösen. Dies nennt man einen Hardware-Algorithmus. Das allgemeine Schema ist in Abbildung 2-1 dargestellt. Abbildung 2-1 Allgemeines Schema zur Struktur komplexer digitaler Systeme In der Software ist es üblich, Lösungswege für Algorithmen durch z.b. Flussdiagramme zu beschreiben. In der Hardware gibt es eine äquivalente Schreibweise. Dies sind Ablaufdiagramme, im englisch-sprachigen Bereich auch ASM-charts (Algorithmic State Machine Charts) oder FSM-charts (Finite State Machine Charts) genannt. Diese ähneln den erwähnten Flussdiagrammen, haben aber einen ganz wesentlichen Unterschied, welcher auf dem grundsätzlichen Gegensatz sequentieller Software-Abarbeitung und paralleler Hardware beruht. 2.1 Ablaufdiagramme (ASM-charts, FSM-charts) Die gegenwärtige Tendenz in diesem Bereich sieht so aus, dass sich die Hardware-Beschreibung mittels Charts bei komplexeren digitalen Systemen in Zukunft wahrschein- 27

28 lich gegenüber dem Einsatz reiner Hardware-Beschreibungs-Sprachen durchsetzen wird, da eine Formulierung hiermit sehr einfach und übersichtlich wird, und eine automatische Synthese der Hardware hieraus problemlos durchführbar ist. Bevor die Grundelemente der Ablaufdiagramme erklärt werden, ist anzumerken, dass es verschiedene Schreibweisen gibt. Die hier vorgestellte ist daher nur exemplarisch zu sehen. Es existieren in unserer Definition drei Symbole: Zustands- (State-), Entscheidungs- (Decision-) und bedingte (conditional) Box. Abbildung 2-2 Die drei Grundelemente von Ablaufdiagrammen Einige wesentliche Eigenschaften von hiermit aufgebauten Ablaufdiagrammen sollen an einem Ausschnitt eines umfangreicheren Diagramms dargestellt werden. 28

29 Abbildung 2-3 Ausschnitt eines Ablaufdiagramms Der durch die gestrichelte Linie gekennzeichnete Teil wird auch als Block bezeichnet. Ein Block ist eine Struktur bestehend aus exakt einer Zustands-Box und allen Entscheidungs- und bedingten Boxen an den Ausgängen dieser Zustands-Box bis zur jeweils nächsten Zustands-Box. Bevor wir weiter auf die Bedeutung eines Blocks eingehen, werden wir zunächst einen zum Ablaufdiagramm äquivalenten Zustandsgraphen zeichnen. 001 EF = 00 EF = 1X EF = Abbildung 2-4 Zustandsgraph zum Ablaufdiagramm-Ausschnitt An der Abbildung 2-4 kann man erkennen, dass der Zustandsgraph, d.h. damit der Steuerteil der Schaltung, nur noch die Übergänge zwischen den Zustandsboxen enthält. Die Information über die Register-Transfers, welche in den Zustands- und bedingten Boxen gegeben ist, ist hier weggefallen. 29

30 Im Zusammenhang mit der Definition eines Blocks kann man sagen, dass ein solcher Block durch einen Zustand wiedergegeben wird. Die Übergänge zwischen den Zuständen werden durch die Entscheidungs-Boxen definiert. Ein ganz wesentlicher Unterschied zu Flussdiagrammen ist nun der folgende: Alle Register-Transfers, welche innerhalb eines Blocks gegeben sind (egal ob unbedingte aus der Zustands-Box oder bedingte aus der bedingten Box), werden gleichzeitig ausgeführt, und zwar beim Übergang in den Folge-Zustand. Dies bedeutet für das Beispiel aus Abbildung 2-3, dass A A + 1 und R 0 mit der gleichen Takt-Flanke ausgeführt werden (falls E = 1, sonst wird nur A A + 1 ausgeführt). Dies reflektiert die Tatsache, dass alle Register des Systems mit der gleichen Takt- Flanke schalten. Während sich das System in einem bestimmten Zustand befindet (hier in T1), werden diese Transfers durch Setzen von Vorbereitungseingängen bzw. Steuereingängen vorbereitet, und beim Übergang in den Folge-Zustand werden sie ausgeführt. Dieses Verhalten soll an einem detaillierteren Beispiel im nächsten Kapitel genauer beleuchtet werden. 2.2 Beispiel zur Entwicklung digitaler Systeme mit ASM-charts Es soll ein digitales System entwickelt werden mit 2 Flip-Flops E und F und einem 4-bit Zähler A. A besteht aus A 4 (MSB)... A 1 (LSB). Ein Start-Signal S initiiert das System. Der Zähler wird dann hochgezählt. A 3 und A 4 bestimmen dabei folgendermaßen die Sequenz: wenn A 3 = 0: E 0, weiterzählen wenn A 3 = 1: E 1, wenn außerdem A 4 = 0, weiterzählen wenn außerdem A 4 = 1, F im nächsten Takt setzen, dann stoppen Das Ablaufdiagramm zu dieser Aufgabe ist in der Abbildung 2-5 dargestellt. 30

31 Abbildung 2-5 ASM-chart zum Beispiel Ausgehend hiervon versuchen wir, die sich in der so beschriebenen Hardware abspielenden Vorgänge durch eine Simulation nachzuvollziehen. Dies kann in der nachfolgenden Tabelle als Sequenz von Operationen protokolliert werden. Zähler Flip-Flops A4 A3 A2 A1 E F Zustand Bemerkungen ? 0 T 1 A 3 = 0, A 4 = T T T T 1 A 3 = 1, A 4 = T T T T 1 A 3 = 0, A 4 = T T T T T T 0 31

32 Als nächstes soll die Hardware zu diesem Beispiel entwickelt werden. Wie weiter oben beschrieben, kann durch Aufstellen eines Zustandsgraphen für dies Ablaufdiagramm der Steuerteil definiert werden. T0 X,X,X S,A3,A4 0,X,X 1,X,X T2 T1 X,1,1 X,0,X X,1,0 Abbildung 2-6 Zustandsgraph für den Steuerteil der Beispielschaltung, abgeleitet aus dem Ablaufdiagramm Modifizierte Zustandsfolgetabelle dazu (vereinfachte Schreibweise) Gegenw. Zustand Eingänge Folgezustand Ausgänge (=Zustandsdesig.) y 1 y 0 S A 3 A 4 y 1 + y 0 + T0 T1 T X X X X X 0 X X X X X X Flip-Flop-Beschaltung nach Inspektion dieser Tabelle: J 1 = y 0 A 3 A 4 K 1 = 1 J 0 = S K 0 = y 1 T 0 = y 0 T 1 = y 1 y 0 T 2 = y 1 Der Datenverarbeitungsteil dieser Schaltung kann nicht nach einem derartigen Verfahrensschema entwickelt werden. Trotzdem ist seine Entwicklung relativ eindeutig, wobei man nach folgendem Verfahren vorgeht. Zunächst sind alle in der Schaltung einzusetzenden Register aufzulisten. Dann ist für jedes dieser Register festzulegen, welche Operationen an ihm ausgeführt werden müssen (Inspektion der Register-Transfers aus dem Ablaufdiagramm). Anschließend müssen nur noch für diese Transfers geeignete Bausteine ausgesucht werden, wobei allerdings ein gewisses Maß an Erfahrung eingebracht werden muss, um die optimalen Bausteine auszusuchen. Bei einer automatischen Hardware-Generierung über Hardware- Compiler ist hier das Expertenwissen entscheidend. In unserem Beispiel benötigen wir drei Register: A, E, F. E und F sind 1-Bit Register mit Setz- und Rücksetz-Möglichkeit, so dass einfache JK-FFs eingesetzt werden können. A ist ein 4-Bit Register, welches gelöscht und inkrementiert werden können muss, so dass sich hier ein Binär-Zähler anbietet. 32

33 Dadurch ergibt sich die Schaltung aus Abbildung 2-7. Abbildung 2-7 Schaltung zum Datenverarbeitungs- und Steuerteil (Controller) Das Verhalten dieser Schaltung kann an Hand der zeitlichen Simulation mit dem erwarteten Verhalten verglichen werden. Abbildung 2-8 Zeitverhalten der synthetisierten Schaltung 2.3 Alternative Steuerteil-Realisierung als One-Hot Schaltung Der Begriff One-Hot kommt aus dem Englischen und bedeutet, dass für jeden Zustand exakt ein Flip-Flop zuständig ist. D.h. natürlich, dass einerseits beim Reset dieses Systems genau 1 Flip-Flop gesetzt und alle anderen gelöscht werden müssen, und andererseits, dass im Betrieb auch nur 1 Flip-Flop zu einem Zeitpunkt gesetzt sein darf. 33

34 Dies hat wesentliche Vorteile im Falle eines eventuellen Störfalls innerhalb eines derartigen Systems. Ein Störfall bedeutet, dass Störungen auf Signal- oder Versorgungsleitungen zu einer unerwünschten Änderung von Flip-Flop-Zuständen führen. Im Falle einer One-Hot-Realisierung führt diese Änderung mit hoher Wahrscheinlichkeit zu einer nicht erlaubten Flip-Flop-Konfiguration, d.h., dass mehr (oder weniger) als 1 Flip-Flop gesetzt sind. Eine einfache Kombinatorik kann diesen Fehler erkennen und melden. Ein weiterer Vorteil liegt in der einfacheren Entwicklung dieser Schaltung, wie sich in Abbildung 2-9 zeigt. Ein eventueller Nachteil ist natürlich der höhere Flip-Flop-Aufwand. Bei modernen FPGA, welche über eine hohe Anzahl von Flip-Flops verfügen (und im Verhältnis dazu wenig Logik), ist dies jedoch häufig die Methode der Wahl. Abbildung 2-9 Steuerteil-Realisierung als One-Hot Schaltung Die Entwicklung sieht derart aus, dass man sich direkt am Zustandsgraphen orientieren kann (Abbildung 2-6). Exakt die Pfeile, die in einen Zustand führen, bedingen ein Setzen des entsprechenden Flip-Flops. 34

35 2.4 Beispiel: ASM-Chart für einen sequentiellen Multiplizierer In Abbildung 2-10 ist als Beispiel ein ASM-chart für einen Multiplizierer nach der Schiebe-und-Addiere Methode gegeben. Abbildung 2-11 zeigt das zugehörige Operations- (Datenverarbeitungs-)teil als Blockschaltbild. Abbildung 2-10 Ablaufdiagramm eines Binärmultiplizierers nach der Schiebe- und Addiermethode Die Zustände dieser Maschine sind durch T i gekennzeichnet (rechteckige Kästen). Der Anfangszustand ist T 0, bis das Startbit S gesetzt wird. In T 1 wird der Operationsteil initiiert: Das Ergebnis-Register A und das Übertrags-Register E werden gelöscht, der Zähler wird auf die Zahl der Durchläufe n geladen. Danach wird die Schleife mit den Zuständen T 2 und T 3 so lange durchlaufen, bis der Zähler die n Durchläufe gezählt hat und damit Z = 1 wird. Dies ist der Fall, wenn alle Bits des Multiplikators verarbeitet sind. Während in T 3 jeweils geschoben wird, wird in T 2 nur dann addiert, wenn das zugehörige Multiplikatorbit Q 1 = 1 ist. 35

36 Abbildung 2-11 Operationsteil des Binärmultiplizierers Das Blockschaltbild zum Operationsteil ist in der Abbildung 2-11 dargestellt. B hält den Multiplikanden, Q den Multiplikator und A das partielle Produkt (zusammen mit dem Flip-Flop E für den Übertrag). P zählt die verarbeiteten Bits und setzt Z auf 1, wenn alle bearbeitet sind. Während sich das Ergebnis von Register A nach Register Q bitweise erweitert, wird der Multiplikator bitweise aus Q herausgeschoben. 36

37 3 Technische Realisierung von Logik-Bauelementen Wir wollen uns nun etwas genauer mit den technischen Details von Logik-Bauelementen beschäftigen. Ganz allgemein werden üblicherweise Spannungen benutzt, um Boole'sche Werte bzw. binäre Ziffern (Bits) darzustellen. Daher benötigt man zwei Spannungen, um diese beiden binären Zustände zu repräsentieren. Wenn die Spannung, mit welcher man eine 1 darstellt positiver ist als die Spannung, mit der die 0 dargestellt wird, spricht man von positiver Logik. Im umgekehrten Fall wird von negativer Logik gesprochen. Da meistens mit positiver Logik gearbeitet wird, werden wir in den folgenden Erklärungen auch davon ausgehen. Zu erwähnen ist noch, dass wir unter dem Begriff (Logik-) Gatter (englisch: gate) die physikalische Repräsentation einer Boole'schen Logik-Funktion verstehen. So ein Gatter kann entweder einen (NOT-Gatter) oder mehrere Eingänge besitzen. Die Anzahl der Eingänge bezeichnet man auch als Fan-In. Ein AND-Gatter mit 3 Eingängen hat daher ein Fan-In von 3. Unter Fan-Out versteht man die Anzahl von nachgeschalteten Gattern, die man an einen Ausgang eines Gatters anschließen kann. Das Fan-Out ist durch die elektrischen Eigenschaften der beteiligten Bauteile bestimmt. Hierauf werden wir später eingehen. Vorher werden wir grundsätzliche Logik-Gatter Bauformen besprechen, welche teilweise historisch sind, aber wichtig für das Grundverständnis auch moderner elektronischer Realisierungen. 3.1 Dioden-Gatter Blicken wir zurück auf eine p-n-diode. Strom fließt in Durchlassrichtung durch diese Diode, wenn die angelegte Spannung ungefähr +0,7 V überschreitet. Der Spannungsabfall über die Diode bleibt ungefähr bei 0,7 Volt, auch wenn der Strom zunimmt. Bei angelegter Spannung < 0,7 V bzw. negativer Spannung fließt praktisch kein Strom. In den folgenden Betrachtungen gehen wir von einer idealen Diode mit genau diesem Verhalten aus. Ein 3-Input AND mit Dioden aufgebaut wird in nebenstehender Abbildung dargestellt. Wir nehmen die Eingangs-Logik- Pegel an zu 0V für 0 und +5V für 1. Wenn alle Eingänge auf 0 gelegt sind, fließt Strom zwischen der 5V Spannungsversorgung und den Eingängen A,B und C. An den Dioden entsteht ein Spannungsabfall von 0,7 Volt, welcher am Ausgang anliegt. Dies wird als logisch 0 interpretiert. Wird ein Input auf 5V gelegt (logisch 1) fließt trotzdem durch die anderen Dioden ein Strom und erzeugt den 0,7 Volt Spannungsabfall. Der Ausgang bleibt daher auf logisch 0. Erst wenn alle Inputs auf 5V gelegt werden, ändert sich das: Der Ausgang geht dann auch auf 5V, d.h. logisch 1. Wir haben somit ein AND-Gatter erzeugt. Zu beachten ist, dass der Ausgang 0 durch eine Spannung, die 0,7 Volt höher ist als eine Eingangs-0, repräsentiert wird. Werden derartige Gatter hintereinander geschaltet, 37

38 wird bei jedem Gatter 0,7 Volt für eine logische 0 dazu addiert. D.h., hinter zwei derartigen Gattern wäre eine 0 repräsentiert durch 1,4 Volt, hinter dreien durch 2,1 Volt, usw. Das ist natürlich nicht akzeptabel. Eine 1 würde übrigens jeweils unverändert durch 5 Volt dargestellt. Ein 3-Input OR kann ebenfalls mit Dioden realisiert werden. Nebenstehend ist die entsprechende Schaltung dargestellt. Sind alle Inputs auf 0 Volt (logisch 0) gelegt, ist auch der Ausgang 0 Volt. Wird mindestens einer der Eingänge auf 5 Volt (logisch 1) gelegt, so geht die entsprechende Diode auf Durchlass und es tritt ein Spannungsabfall von 0,7 Volt ein. Der Ausgang geht also auf 4,3 Volt, was als logisch 1 angesehen werden muss. Die Schaltung repräsentiert daher ein OR. Zu beachten ist hier, dass diese Schaltung eine Eingangs-1 um jeweils 0,7 Volt vermindert. Kaskadierte OR-Gatter würden beim logisch-1 also wiederum die Spannung um jeweils 0,7 Volt vermindern 3.2 Bipolare Transistoren-Gatter Ein NOT-Gatter kann z.b. nicht nur aus Dioden und Widerständen gebaut werden. Hierzu benötigen wir aktive Elemente, i.a. Transistoren. Wir werden in diesem Kapitel bipolare Transistoren als Logik-Elemente benutzen. Diese Transitoren werden in Logik- Schaltungen entweder gesperrt oder in Sättigung angesteuert. 38

39 Bei dem abgebildeten Transistor handelt es sich um einen npn-transistor (Stromfluss aus dem Emitter und in Kollektor und Basis. In der Abbildung ist ein Widerstand zwischen Kollektor und 5 Volt gelegt, durch den der Kollektor-Strom fließt. Fließt kein Basis-Strom (a), so sind auch Kollektor- und Emitter-Strom 0. Der Transistor sperrt und kann mit einem offenen Schalter verglichen werden. Die Kollektor-Spannung entspricht der Versorgungsspannung (5 Volt). An der Basis muss eine Spannung < 0,6 Volt anliegen, um diesen Zustand einzustellen. Wird zwischen Basis und Emitter eine Spannung > 0,6 Volt gelegt, fließt ein Basis- Strom I B und nach der Formel I C = h FE I B auch ein Kollektor-Strom I C. h FE ist dabei die DC Stromverstärkung. Der Spannungsabfall über den Widerstand R nimmt zu und die Kollektorspannung nähert sich 0 Volt. Tatsächlich existiert eine Minimalspannung zwischen Kollektor und Emitter, die Sättigungsspannung, welche ungefähr 0,2 Volt beträgt. Bei weiter steigendem Basis-Strom stimmt die obige Formel nicht mehr und der Transistor geht in die Sättigung. Die Basis-Emitter-Spannung, welche den Transistor in diese Sättigung bringt beträgt i.a. 0,7 bis 0,9 Volt (im folgenden nehmen wir 0,7 Volt an). Nebenstehend ist ein Transistor NOT Gatter dargestellt. Ist die Eingansspannung 0 Volt (oder < 0,6 Volt), fließt kein Basis-Strom und daher auch kein Kollektor-Strom. Die Kollektor- Spannung steigt auf 5 Volt. Steigt die Eingangsspannung auf deutlich > 0,7 Volt, geht der Transistor in die Sättigung und die Ausgangsspannung fällt auf 0,2 Volt. Daher ist diese Schaltung ein NOT Gatter, wobei eine logische 0 am Ausgang durch 0,2 Volt und eine logische 1 durch 5 Volt repräsentiert werden Dioden-Transistor-Logik (DTL) In Anlehnung an das Dioden AND Gatter (s.o.) kann ein NAND Gatter mit Dioden und Transistor aufgebaut werden. Diese so gebaute Logik bezeichnet man als DTL (Dioden-Transistor-Logik). Auch hier haben wir wieder die beiden Zustände 'gesättigt' und 'gesperrt', entsprechend zu obigem NOT Gatter. Wenn ein oder mehrere Eingänge low (0,2 Volt) sind, liegen am unteren Ende von R 1 0,9 Volt an (0,2 + 0,7 Volt Spannungsabfall an der Diode). Die beiden Dioden D 4 und D 5 sperren, da keine eine Spannungsdifferenz von >0,7 Volt sieht (eine Diode würde daher bereits ausreichen), womit durch R 2 eine Basisspannung von 0 Volt erzeugt wird. Der Transistor sperrt. Sind alle Inputs high (5 Volt), sperren die Eingangs-Dioden D 1 bis D 3. Als Konsequenz fließt Strom durch R 1 und D 4 und D 5 an die Basis des Transistors. Hier teilt sich der Strom: ein Teil fließt über R 2, der andere in die Basis. R 2 muss so bemessen sein, dass der Transistor sicher in die Sättigung getrieben wird. 39

40 3.2.2 Transistor-Transistor-Logik (TTL) Derartige DTL Gatter waren in der Frühzeit der integrierten Schaltungen (ca. um 1960) durchaus üblich. Sie lösten die RTL Gatter (Resistor=Widerstand Transistor Logik) ab, die hier nicht besprochen werden und wurden selbst relativ schnell durch TTL Gatter (Transistor Transistor Logik) abgelöst (ca. um 1963). Diese TTL Gatter waren die Basis vieler nachfolgender Baustein-Familien. Standard TTL war dabei die erste Familie und wurde, wie gesagt, 1963 eingeführt. Wenn wir nebenstehende TTL Schaltung betrachten und mit der vorherigen DTL Schaltung vergleichen, stellen wir fest, dass die Eingangs-Dioden durch einen sog. Multi-Emitter Transistor T 1 ersetzt worden sind. Dessen verschiedene Basis-Emitter PN-Übergänge kann man auch als separate Dioden auffassen, die den Dioden der DTL Schaltung entsprechen. Die Dioden D 4 und D 5 der DTL Schaltung werden entsprechend ersetzt durch den Basis-Kollektor PN-Übergang des Transistors T 1. Weiterhin fällt auf, dass der eine Ausgangstransistor der DTL Schaltung ersetzt wurde durch eine sog. Gegentakt-Ausgangsstufe (Totem Pole Schaltung). Betrachten wir nun die Funktionsweise: Sind ein oder beide Eingänge low (0,2 Volt), fließt ein Strom vom +5 Volt-Anschluss durch R 1 in die Basis und aus dem Emitter in die Treiber der Eingänge A und B. Da es sich um einen Transistor handelt, fließt auch ein Kollektor-Strom nach der Maßgabe: Emitter-Strom = Kollektor-Strom + Basis-Strom (I E = I C + I B ). Unter der Annahme, dass der Basis-Strom ausreicht, den Transistor zu sättigen, ist die Spannungsdifferenz zwischen Kollektor und Emitter von T 1 0,2 Volt. Somit liegt an der Basis von T 2 0,4 Volt an, wodurch er sperrt. Dies bringt wiederum T 3 zum Sperren (Basis an 0 Volt) und T 4 zum Leiten. Bedingt durch die Spannungsabfälle an T4 und D1 ergibt sich somit ein Ausgangspegel von 3,6 Volt (5-0,7 0,7). Sind beide Eingänge high-pegel, so sperren die Basis-Emitter PN-Übergänge von T 1. Der Kollektor kann trotzdem nicht über 1,4 Volt steigen wegen der Basis-Emitter Übergänge von T 2 und T 3. Es fließt ein Strom durch R 1, den Basis-Kollektor Übergang von T 1 und in die Basis von T 2. T 2 und damit auch T 3 gehen in die Sättigung. T 1 befindet sich im sog. Inversbetrieb: Emitter auf 3,6 Volt, Kollektor auf 1,4 Volt und Basis auf 2,1 Volt, d.h. der Kollektor arbeitet als Emitter und umgekehrt. T 3 in Sättigung bedeutet, dass der Kollektor auf 0,2 Volt liegt. Die Basis von T 4 liegt an 0,9 Volt (T 2 und T 3 in Sättigung). Ohne D 1 würde T 4 deswegen auch in die Sättigung, mit D 1 sperrt T 4 und der Ausgang liegt sicher auf low-pegel. Dieses Bauteil ist ein 2-Input NAND-Gatter, welches als TTL-Bauteil die Bezeichnung 7400 besitzt. Zu erwähnen ist noch, dass unbeschaltete Eingänge wirken, als wenn ein High-Pegel anliegen würde. 40

41 Ein 2-Input NOR-Gatter mit der Bezeichnung 7402 wird in der nebenstehenden Darstellung gezeigt. Seine Funktionsweise ist entsprechend der für das NAND-Gatter erklärten Open-Collector TTL Gatter Will man die Ausgänge mehrerer TTL Gatter miteinander verknüpfen, damit die Einzelgatter eine gemeinsame Leitung treiben, so erhält man Probleme entsprechend der nebenstehenden Darstellung. Wenn unterschiedliche Ausgänge die gemeinsame Leitung auf unterschiedliche Pegel ziehen wollen, können sich außerordentlich hohe Ströme bilden, da die beiden sich in Sättigung befindlichen Transistoren einen sehr geringen Widerstand (ca. 25 Ω) haben. Hierdurch ist eine Zerstörung der beteiligten Transistoren möglich. Eine mögliche Lösung für dieses Problem sind TTL-Gatter mit sog. Open-collector Ausgang. Dies sind TTL-Ausgänge, bei welchen der obere Transistor und die Diode weggelassen werden. In der folgenden Abbildung (a) ist die entsprechende Schaltung dargestellt. Der Ausgang ist entweder in Durchlass geschaltet (logisch 0) gegen 0 Volt, oder er ist gesperrt (hochohmig bei logisch 1). Dieser Ausgang erzeugt damit keinen direkten Logik-Pegel, welcher an nachfolgende TTL-Bauteile weitergegeben werden kann. 41

42 Allerdings können solche Ausgänge jetzt auf eine Leitung zusammengeschaltet werden (b). Hierzu muss nur ein sog. Pull-up Widerstand (typischerweise 470 Ω bis 4,7 kω) gegen die Versorgungsspannung geschaltet werden. Sind alle beteiligten Ausgangstransistoren gesperrt, liegt die gemeinsame Leitung damit auf 5 V (logisch 1). Ist nur ein Ausgangstransistor leitend, wird die gemeinsame Leitung auf logisch 0 gezogen. Dies ist eine OR- Verknüpfung der Ausgänge und wird als wired-or bezeichnet. Man kann es daher als entsprechende Logik- Verknüpfung einsetzen. Eine andere Anwendung liegt im Einsatz als Bus- System, da es hiermit möglich ist, mehrere Signal-Quellen an eine Leitung anzuschließen und auf die entsprechenden Empfänger zu verteilen. Der Einsatz der open-collector Bausteine ist jedoch nicht mehr sehr verbreitet, außer für spezielle Signale bei Bussystemen. Der grundsätzliche Nachteil liegt darin, dass ein Umschalten von 0 auf 1 über den Pull-up Widerstand stattfindet und dieser als passives Bauelement (Die Ausgangs-Kapazität muss über diesen Widerstand auf logisch 1 geladen werden) wesentlich langsamer ist als ein aktiv schaltender Transistor Three-state TTL Gatter Die Lösung obigen Problems ist der Einsatz von Three-State Gattern (auch als Tri-state Gatter nach einer Markenbezeichnung von National Semiconductor Corporation bezeichnet). Während ein normaler TTL-Ausgang zwei Zustände (0 und 1) annehmen kann, hat ein Three-State Ausgang derer drei. Zusätzlich zu den beiden Logik- Ausgängen 0 und 1 kommt ein dritter Zustand hinzu, in welchem der Ausgang einen sehr hohen Widerstand zeigt, also praktisch abgeschaltet ist. Im Englischen wird hoher Widerstand mit high impedance bezeichnet, das Zeichen für Impedanz ist Z, weswegen dieser Zustand auch häufig als Hi-Z tituliert wird. Die folgende Abbildung zeigt einerseits das Logik-Symbol für einen invertierenden Three-State Treiber (a), andererseits die Wahrheitstabelle für die Funktion dieses Gatters (b) und eine Bus- Anschaltung mehrerer derartiger Treiber (c). Man muss natürlich darauf achten, dass nur einer der möglichen Treiber (Sources) einen Logik-Pegel auf den Bus schreibt, alle anderen müssen im hochohmigen Zustand sein. Derartige Bussysteme sind die heutzutage eingesetzten. 42

43 Die Realisierung des dritten Zustands ist sehr simpel. Dies wird in nebenstehender Abbildung deutlich. Der zusätzliche Steuereingang (Control input) wird mit einem zusätzlichen Anschluss des Multi-Emitter Transistors und einer zusätzlichen Diode D 2 verbunden. Wenn dieser Steuereingang high ist, sperrt D 2 und das Gatter arbeitet wie ein normaler TTL-Ausgang. Ist er low, würde der Ausgang ohne D 2 eine logische 1 annehmen, d.h. T 3 sperrt und T 4 wäre leitend. Durch D 2 wird nun aber die Basis von T 4 runtergezogen, so dass T 4 ebenfalls sperrt. D.h. beide Ausgangstransistoren sperren und der Ausgang ist damit insgesamt hochohmig gegen 0 und 5 Volt Schottky TTL So wie bisher besprochen, befinden sich die Transistoren immer in einem von 2 Zuständen: entweder in Sättigung (voll leitend) oder sperrend. Dazwischen müssen sie umschalten. In Sättigung fließt mehr Strom als nötig in die Basis und bewirkt übermäßige Ladung im Transistor. Diese Ladung muss beim Schalten wieder abfließen, was Zeit kostet. Ziel ist es daher, den Transistor nicht in die Sättigung kommen zu lassen. Dies kann erreicht werden, 43

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