Sequenzielle Schaltungen (1)

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1 Sequenzielle Schaltungen () Sequenzielle Schaltung: Schaltung, deren Ausgänge sowohl von den momentan anliegenden als auch von früheren Eingangsbelegungen abhängen. Wesentliche Elemente einer CPU wie Register, Zähler oder Schieberegister werden durch sequentielle Schaltungen realisiert Flip-Flop (Basiseinheit einer sequentiellen Schaltung): Eine Box mit 2 oder 3 Eingängen und 2 Ausgängen, wobei der 2. Ausgang in der Regel das Komplement des. Ausgangs darstellt. Eigenschaften: sind bi-stabil, d.h. verfügen über zwei stabile Zustände (im Gegensatz zum Monoflop mit nur einem stabilen Zustand) haben ein Gedächtnis sind die kleinste Speicherzelle, speichern genau eine Informationseinheit ( Bit) Ausdruck Flip-Flop ist lautnachahmend. Er stammt aus einer Zeit, in der sie durch elektromagnetische Relais realisiert wurden (z.b. Relaisrechner Z3) Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

2 Sequenzielle Schaltungen (2a) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

3 Sequenzielle Schaltungen (2b) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

4 Sequenzielle Schaltungen (2c) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

5 Sequenzielle Schaltungen (2d) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

6 Sequenzielle Schaltungen (2e) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

7 Sequenzielle Schaltungen (2f) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

8 Sequenzielle Schaltungen (2g) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

9 Sequenzielle Schaltungen (2h) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

10 Sequenzielle Schaltungen (2i) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

11 Sequenzielle Schaltungen (2j) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

12 Sequenzielle Schaltungen (2k) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

13 Sequenzielle Schaltungen (2l) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

14 Sequenzielle Schaltungen (2m) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

15 Sequenzielle Schaltungen (2n) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B (?) Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

16 Sequenzielle Schaltungen (2o) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B (?) Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

17 Sequenzielle Schaltungen (2p) A X B Y Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Wahrheitstabelle des NOR-Gatters A B A + B (?) (?) Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

18 Sequenzielle Schaltungen (2) Zustandstabelle Eingänge Ausgänge A (R) B (S) X alt ( alt ) X neu ( neu ) Flip-Flop aus kreuzgekoppelten NOR-Gattern A X G (?) (?) B G 2 Wahrheitstabelle des NOR-Gatters A B A + B Y Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

19 Sequenzielle Schaltungen (3) Zustandstabelle Zustandsfolgetabelle Eingänge Ausgänge Eingänge Ausgänge Beschreibung A (R) B (S) X alt ( alt ) X neu ( neu ) R S keine Änderung setzen X X keine Änderung setzen rücksetzen verboten rücksetzen unbestimmt Darstellung des RS-Flip-Flops R S Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

20 Sequenzielle Schaltungen (4) Beispiel: Impulsfolgengenerator, realisiert mit Hilfe eines RS Flip-Flops Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

21 Sequenzielle Schaltungen (5) Getaktete Flip-Flops: Ein zusätzliches Taktsignal, geliefert von einem Taktgeber wie z.b. einer Uhr, ermöglicht erst die Reaktion auf anliegende Inputwerte. Idee: Kontrolle erhalten darüber, dass Schaltnetze (bzw. die durch Schaltnetze realisierten Prozesse) nur auf gültige Inputwerte reagieren. Beispiel: Input A gültig Input A Prozess A Input B Output A gültig gültig Input B Prozess B Prozess C Output Output B Output C gültig gültig Verzögerung, bis Output C gültig ist Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

22 Sequenzielle Schaltungen (6) Getaktetes RS-Flip-Flop:. R & R & G S C & S & G 2 RS Flip-Flop R- oder S-Eingang des inneren Flip-Flops werden nur dann aktiviert, wenn am Eingang C (Clock, Takt) eine anliegt. Das Flip-Flop ist somit taktzustandsgesteuert. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

23 Sequenzielle Schaltungen (7) D Flip-Flop Zustandstabelle D-Flip-Flop aus Gattern Eingänge C D alt Ausgänge neu & R & G D C & S & G 2 RS Flip-Flop Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

24 Sequenzielle Schaltungen (8) D Flip-Flop Zustandstabelle Zustandsfolgetabelle Eingänge Ausgänge Eingänge Ausgänge Beschreibung C D alt neu C D keine Änderung keine Änderung keine Änderung Keine Änderung D übernehmen D übernehmen D übernehmen D übernehmen Darstellung des D-Flip-Flops D C Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

25 Sequenzielle Schaltungen (9) Applikationsbeispiel : d m- d d D C D Latch (Zwischenspeicher): C Daten werden nur dann übernommen und zwischengespeichert, wenn an der Clock-Leitung logisch anliegt. D m- Vorlesung Rechnerarchitektur und Rechnertechnik SS 25 m-bit Takt Datenbus C m D-Flip-Flops

26 Sequenzielle Schaltungen () Applikationsbeispiel 2a: Input A Prozess A Prozess C D Output Input B Prozess B C Applikationsbeispiel 2b: Clock Input A Prozess A D Output Input B Prozess B C D Output Prozess C D C Output C Clock Clock Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

27 Sequenzielle Schaltungen () RS Master-Slave Flip-Flop: Takt Input abtasten durch Master-FF Übernahme in das Slave-FF Vorteil: Vermeiden des Durchbrechens von Eingangsinformationen zum Ausgang, da Eingangsinformationen erst bei inaktivem Taktpegel in das Slave-FF übernommen werden. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

28 Sequenzielle Schaltungen (a) RS Master-Slave Flip-Flop: Takt Input abtasten durch Master-FF Übernahme in das Slave-FF Vorteil: Vermeiden des Durchbrechens von Eingangsinformationen zum Ausgang, da Eingangsinformationen erst bei inaktivem Taktpegel in das Slave-FF übernommen werden. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

29 Sequenzielle Schaltungen (b) RS Master-Slave Flip-Flop: Takt Input abtasten durch Master-FF Übernahme in das Slave-FF Vorteil: Vermeiden des Durchbrechens von Eingangsinformationen zum Ausgang, da Eingangsinformationen erst bei inaktivem Taktpegel in das Slave-FF übernommen werden. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

30 Sequenzielle Schaltungen (2) JK Flip-Flop: gewünschte Funktionsweise: getaktetes RS Flip-Flop mit S = J und R = K Schaltung des JK-FF: Vorteil: das Problem mit dem verbotenen Zustand ist beseitigt. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

31 Sequenzielle Schaltungen (2a) JK Flip-Flop: gewünschte Funktionsweise: getaktetes RS Flip-Flop mit S = J und R = K Schaltung des JK-FF: Vorteil: das Problem mit dem verbotenen Zustand ist beseitigt. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

32 Sequenzielle Schaltungen (2b) JK Flip-Flop: gewünschte Funktionsweise: getaktetes RS Flip-Flop mit S = J und R = K Schaltung des JK-FF: Vorteil: das Problem mit dem verbotenen Zustand ist beseitigt. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

33 Sequenzielle Schaltungen (2c) JK Flip-Flop: gewünschte Funktionsweise: getaktetes RS Flip-Flop mit S = J und R = K Schaltung des JK-FF: Vorteil: das Problem mit dem verbotenen Zustand ist beseitigt. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

34 Sequenzielle Schaltungen (2d) JK Flip-Flop: gewünschte Funktionsweise: getaktetes RS Flip-Flop mit S = J und R = K Schaltung des JK-FF: Vorteil: das Problem mit dem verbotenen Zustand ist beseitigt. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

35 Sequenzielle Schaltungen (3) JK Flip-Flop Zustandstabelle Zustandsfolgetabelle Eingänge Ausgänge Eingänge Ausgänge Beschreibung J K alt neu J K keine Änderung rücksetzen setzen toggle keine Änderung rücksetzen setzen toggle Darstellung des JK-Flip-Flops J C K Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

36 Sequenzielle Schaltungen (4) T Flip-Flop: JK-Flip Flop mit T=J=K Schaltung des T-FF: J- und K-Eingang sind zu einem einzigen Eingang verbunden. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

37 Sequenzielle Schaltungen (5) T Flip-Flop Zustandstabelle Zustandsfolgetabelle Eingänge Ausgänge Eingänge Ausgänge Beschreibung T alt neu T keine Änderung toggle keine Änderung toggle Darstellung des T-Flip-Flops T C Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

38 Sequenzielle Schaltungen (6) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

39 Sequenzielle Schaltungen (6a) Negativ flankengetriggertes D-Flip-Flop: D C Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

40 Sequenzielle Schaltungen (6b) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

41 Sequenzielle Schaltungen (6c) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

42 Sequenzielle Schaltungen (6d) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

43 Sequenzielle Schaltungen (6e) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

44 Sequenzielle Schaltungen (6f) Negativ flankengetriggertes D-Flip-Flop: D P 3 P 2 5 C (Takt) P 4 3 P Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

45 Sequenzielle Schaltungen (7) Taktung von Flip-Flops: Bestimmt den Zeitpunkt der Übernahme von Eingangsinformationen Taktzustandsgesteuert (pegelgesteuert, level sensitive) An Eingang liegende Informationen werden während der gesamten Dauer des Taktimpulses übernommen. Taktflankengesteuert (edge triggered) Einflankensteuerung: Eingangsinformationen werden mit aktiver (positiver oder negativer) Taktflanke übernommen Zweiflankensteuerung: Eingangsinformationen werden während der Impulsdauer des Taktes in den Zwischenspeicher übernommen und mit der aktiven Taktflanke zum Ausgang übernommen (Master-Slave-Prinzip). Es wird die letzte, während der Impulsdauer anliegende Information übernommen Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

46 Sequenzielle Schaltungen (8) Zusammenfassung Flip-Flops : Flip-Flops haben interne Zustände und externe Inputs Output abhängig auch vom internen Zustand Output abhängig von früheren Inputs ( Vorgeschichte ) Flip-Flops sind Speicherelemente Flip-Flops unterscheiden sich auf Grund ihrer Eingänge Taktung Eingänge: RS D JK T Taktung: Ohne Taktung taktzustandsgesteuert taktflankengesteuert einflankengesteuert zweiflankengesteuert (Master-Slave) Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

47 Sequenzielle Schaltungen (9) Schieberegister (shift register): Realisierung durch D Flip-Flops: m-2 m- D in Takt D D D D C C C C Realisierung durch JK Flip-Flops: Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

48 Sequenzielle Schaltungen (2) Parallel/Schieberegister (parallel / shift register): Parallele Ausgabe Beispiel mit RS Flip-Flop: Takt S R S R S R S R & & & & & & & & Serielle Eingabe Shift/ Laden Parallele Eingabe Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

49 Sequenzielle Schaltungen (2a) Parallel/Schieberegister (parallel / shift register): Parallele Ausgabe Beispiel mit RS Flip-Flop: Takt S R S R S R S R & & & & & & & & Serielle Eingabe Shift/ Laden Parallele Eingabe Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

50 Sequenzielle Schaltungen (2b) Parallel/Schieberegister (parallel / shift register): Parallele Ausgabe Beispiel mit RS Flip-Flop: Takt S R S R S R S R & & & & & & & & Serielle Eingabe Shift/ Laden Parallele Eingabe Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

51 Sequenzielle Schaltungen (2) Zähler: J J J J Takt F F 2 F 3 F 4 K K K K Takt Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

52 Sequenzielle Schaltungen (22) Darstellung der Funktion von sequentiellen Schaltungen durch Zustandsdiagramme: Beispiel JK Flip-Flop: J K * C C 2 C 3 C 4 C 3 + C 4 C + C 2 S ( = ) S 2 ( = ) C + C 3 C 2 + C 4 Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

53 Sequenzielle Schaltungen (23) Darstellung der Funktion von sequentiellen Schaltungen durch Zustandsdiagramme: Beispiel 3-Bit Zähler: S S 7 S S 6 S 2 S 5 S 3 S 4 Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

54 Sequenzielle Schaltungen (24) Beschreibung von sequentiellen Schaltungen mit Hilfe endlicher Automaten Endlicher Automat Die Mengen X (Eingabevektor), Y (Ausgabevektor) und Z (Zustandsvektor) sind endlich und nicht leer. Des weiteren gibt es 2 Funktionen f und g, die die Ausgabe- und die Überführungsfunktion beschreiben Ausgabefunktion Überführungsfunktion ( t ) = f ( X ( t ) Z( t )) Y, n ( t ) g( X ( t ) Z( t )) Z, n+ = n n n n Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

55 Sequenzielle Schaltungen (25) Beschreibung von sequentiellen Schaltungen mit Hilfe endlicher Automaten Moore-Automat Z Y = f ( X, Z( tn )) ( t ) g( X, Z( t )) n+ = n Nealy-Automat Z Y = f '( Z( tn )) ( t ) g( X, Z( t )) n+ = n Ausgabe erfolgt beim Übergang in den neuen Zustand, d.h. Ausgabe Ist gleichzeitig abhängig von der Eingabe. Ausgabe hängt nur vom gegenwärtigen Zustand ab, nicht davon, wie dieser Zustand erreicht wurde. X wirkt erst nach Einem Takt auf den Ausgang. f Y f Y X C g Speicher Z X C g Speicher Z Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

56 Sequenzielle Schaltungen (26) Realisierung von sequentiellen Schaltungen mit Hilfe von FPGA Matrix von CLB s Architektur des Xilinx FPGA XC4 Combinatorial Logic Block (CLB) Programmierung: Vorlesung Rechnerarchitektur und Rechnertechnik SS 25 Logikpläne, Endliche Zustandsautomaten (FSM) VHDL

57 Sequenzielle Schaltungen (27) Test von digitalen Schaltkreisen/Schaltungen Warum sind Tests notwendig? Herstellungsfehler zu viel oder zu wenig Material (z.b. Ätzen Dotieren) mechanische Beschädigungen Justierung von Masken Fertigungstoleranzen Streuung des Dotierungsprozesses Fehler beim Ätzen (Überätzen, Unterätzen) Statistische Fehler Menschliche Fehler Ziel: Funktionssicherheit des Endprodukts Speicher hohe Ausbeute, gute ualität Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

58 Sequenzielle Schaltungen (28) Auftreten von Fehlern Permanente Fehler Verbindungsfehler, Defekte, funktionale Entwurfsfehler Nicht-permanente Fehler Strahlung, Alpha-Teilchen Verschmutzung Feuchtigkeit, Temperatur Intermittierende Fehler Alterungsprozess Verbindungsfehler zeitkritischer Entwurf Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

59 Sequenzielle Schaltungen (29) Auftreten von Fehlern Ausfallwahrscheinlichkeiten ( Badewannen-Kurve ) Frühausfälle, reduzierbar durch Burn-In Normaler Betrieb Anstieg am Ende der Lebensdauer durch Alterung Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

60 Sequenzielle Schaltungen (3) Auftreten von Fehlern Hierarchien Chip Board System Testverfahren Fehlermodell Genauigkeit der Beschreibung Datenmenge Testzeit Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

61 Sequenzielle Schaltungen (3) Beispiel: Speichertest Beispiel: Test eines kbyte - Speichers Test : Schreiben eines Testmusters in jede der 2 Speicherzellen und anschließend wieder herauslesen 2 Tests Test 2: Überprüfung aller Testmuster für jede der 2 Speicherzellen 2 8 x 2 = 2 8 Tests Musterabhängiger Fehler (pattern sensitivity): Schreiben eines Wortes in Speicherplatz X führt zu einem fehlerhaften Wort in Speicherplatz Y. Test 3: Überprüfung auf musterabhängige Fehler 2 8 x 2 = 2 28 Tests Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

62 Sequenzielle Schaltungen (32) Beispiel: Speichertest Memtest-86 v3. Pass % ### Pentium III 449.2MHz Test 9% ################################### L Cache 32K 443MB/s Test #3 [Moving inv, 8 bit pattern, cached] L2 Cache 52K 577MB/s Testing: 88K - 28M 28M Memory 28M 247MB/s Pattern: fefefefe Chipset i44[bz]x WallTime Cached RsvdMem MemMap Cache ECC Test Pass Errors ECC Errs :3:36 28M 76K e82-std on off Std Tst Pass Failing Address Good Bad Err-Bits Count Chan d6ed8-29.8mb fefefefe fefefeee (ESC)exit (c)configuration (SP)scroll_lock (CR)scroll_unlock Beispiel eines Speichertests (Memtest-86 v3.) Dieser Fehler wurde durch den Power On Self Test (POST) nicht gefunden. Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

63 Sequenzielle Schaltungen (33) Schlussfolgerung: Vollständiger Test eines digitalen Systems mit externen Inputs und internen Zuständen ist effektiv nicht möglich Defekt: originäre, bei der Herstellung oder später eingetretener Fehlzustand in Hardbzw. Software einer Komponente eines digitalen Systems Fehler: beobachteter Effekt auf Grund eines Defekts Fehlermodell: Auflistung der Fehler, die durch Tests gefunden werden sollen Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

64 Sequenzielle Schaltungen (34) Fehlerverhalten Z.B. Verhalten so, als ob ständig ein Knoten ständig auf oder ist (der Knoten klebt fest ) stuck-at Typische Störungen (Fehlermodell): stuck-at-one (s_a_) stuck-at-zero (s_a_) Überbrückungsfehler (bridging fault) Test auf Stuck-at-Fehler Prinzip der Pfadsensitivierung Pfad führt über bestimmte Knoten Ausgangspegel hängt nur diesem Pfad und dem Eingang ab Alle Knoten müssen sich mit und belegen lassen Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

65 Sequenzielle Schaltungen (35) Beispiel einer Pfadsensitivierung: Beispiel für einen nicht erkennbaren Fehler: Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

66 Sequenzielle Schaltungen (36) Zusammenfassung: Wir haben bisher einige wichtige Schaltungen für den Entwurf eines digitalen Rechners eingeführt. Die wichtigsten Parameter sind: Kosten und Geschwindigkeit Testbarkeit Zuverlässigkeit Problem: Die genannten Kriterien sind nicht widerspruchsfrei Hauptaufgabe beim Entwurf: Finden eines (die Applikation) zufriedenstellenden Trade-offs Vorlesung Rechnerarchitektur und Rechnertechnik SS 25

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