Schuljahr 2003/2004 EDT 5. ABETL / 6. ABETL. die Schule der Technik EDT. Elektronik und Digital Technik

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1 die Schule der Technik EDT Elektronik und Digital Technik Mitschrift von Andreas Hofer unterrichtender Lehrer Thomas Wimmer Andreas Hofer Seite 1 von 33 aktualisiert am

2 AD, DA Wandler...4 Pregelrechnung:...4 Unipolare, Bipolare Wandler...5 Symmetrische, unsymmetrische Wandler...5 2er Komplement...6 Analog Digital Wandler...7 Parallel Konverter...7 direktes Umwandlungsverfahren:...7 Der Integrator:...7 Incremental ADC...9 Sukzenssive Approximation (Waage Verfahren)...9 Dual Slope Converter...10 Digital Analog Wandler...12 OPV als Addierer:...12 Info zur Regelung:...13 Funktion des Diodenschalters: Konstant - Stromquelle...13 DAU mit gewichteten Widerständen...13 DAU mit Leiternetzwerk:...14 DAU mit gewichteten Stromquellen...15 Bauteil Familie...16 Multiemittertransitor:...16 TTL (Transistor Transistor Logik)...16 Low-Power TTL...18 Schottky TTL...18 Low-Power-Schottky TTL...18 Mosfet`s P-Mosfet:...19 C-Mosfet:...20 Feldeffekt Transistoren...21 Speerschicht FET (n-knanal-fet):...21 MOS-Fet (Metalloxid-Semicondictor):...22 n-kanal-ausreicherungstyp...22 n-kanal-verarmungstypen...22 Pegel bei Cmos...23 Codierung:...23 Rechenwerke:...24 Halbaddierer:...24 Volladdierer: Bit Parallel Addierer...24 Serieller Addierer:...24 Schieberegister: Bit-Addier-Subtrahier-Werk...25 Multiplizierschaltung Bit Multiplizierer Bit Multiplizierer...26 Flip Flops (1 Bit Speicher)...26 RS Flip Flop...26 JK FF (nur takt flankengesteuert)...27 D FF (Prinzip ein Zwischenspeicher)...27 Andreas Hofer Seite 2 von 33 aktualisiert am

3 JK Master Slave - FF...27 Mikrocontroller...28 Zentraleinheit (CPU central processing unit)...28 Zentralspeichereinheit...28 Ein und Ausgabe Einheit (I/O Unit)...28 Bussystem...28 Ablauf eines Programms:...29 Adress-Decodierung aus n-decoder (1 aus 4 Dec)...30 Aufgabe:...30 Teststoff Aufgabe: Adressdecodierung:...31 Architekturen...33 Havard Architektur...33 Von Neumann Architektur...33 Steuerleitungen...33 Andreas Hofer Seite 3 von 33 aktualisiert am

4 AD, DA WANDLER analog: digital: Quantisierung: Auflösung: Genauigkeit: In einem definierten Interwall ist jeder beliebige Wert möglich. nur bestimmte Werte sind möglich Zuordnung zu einem bestimmten Zahlenwert die Feinheit der Quantisierung wie sicher stimmt der angezeigt Wert Wie kommt man von einem analogen zum digitalen Signal: 1.) analoges Signal 2.) Einfrieren des Signals 3.) Quantisierung digitales Signal 4.) Codierung binäres Signal Das Rauschen nimmt mit 6dB pro Bit ab (Rauschleistung). Quantisierungsfehler ist ein zufälliger Prozess. Pregelrechnung: P2 Eingangsleistung P 1 : vp = P1 P2 Ausgangsleistung P 2 : vp[ db] = 10 log Leistungspegel P1 U 2² R U 2² U 2 10 log = 10 log = 20 log = vu[ db] R U 1² U 1² U 1 Andreas Hofer Seite 4 von 33 aktualisiert am

5 bei fg: U U 2 1 = 1 2 vu[ db] 3 = db vp[ db] = 6dB LSB: least significant bit UAmax 1 LSB = n Anzahl der Bits n 2 MSB: most significant bit UAmax 1 MSB = 2 U FR Full Range = U Amax U FS Full Scale Spannung (Nennspannung) = UFS UAMAX n 1LSB n 2 U max = U U max = E FS 1 E UFR = 2 1 LSB Info: Bei 8 Bit hat man 256 Stufen. Wenn man den Wert 0 die Stelle Null zuweist, bleiben nach oben 255 Stufen frei. Wichtig: Bei DAC: U Amax Bei DAC: U Amax Unipolare, Bipolare Wandler Unipolar: nur Eingangsgrößen, Ausgangsgrößen mit einem Vorzeichen (Positiv oder Negativ) Bipolar: Eingangs- und Ausgangsgrößen mit beiden Vorzeichen möglich (Positiv und Negativ) Symmetrische, unsymmetrische Wandler Symmetrische Wandler: Der Wert 0 kann nicht angezeigt werden Andreas Hofer Seite 5 von 33 aktualisiert am

6 unsymmetrische Wandler: Der Wert 0 kann angezeigt werden 2er Komplement er Komplement ) Zahlen invertieren ) 1 addieren er Kompl. 1.) ) 1001 zum 2er Komplett wird 1 addiert Übertrag, positive Zahl 1 steht für eine positive Zahl er Kompl. 1.) ) 0011 zum 2er Komplett wird 1 addiert Übertrag, negative Zahl 0110 = 6 Andreas Hofer Seite 6 von 33 aktualisiert am

7 ANALOG DIGITAL WANDLER Parallel Konverter direktes Umwandlungsverfahren: Komperator: U a 1.) U e < U ref => U a = 0V (log 0 ) 2.) U e > U ref => U a = +U B (log 1 ) Vorteil: sehr schnell (AD 9012 Umsetzzeit von 10 ns), Referenzspannung ist beliebig wählbar, Nichtlineare Quantisierungslinien leicht realisierbar Nachteil: teuer, hoher Hardwareaufwand (2 n -1 Komparatoren) Der Integrator: U e Ue Ie = R = 1 uc C i dt T uc = Ie dt = Ie dt = Ie T C C C uc = 1 Ue T = Ua R C 0 = Andreas Hofer Seite 7 von 33 aktualisiert am

8 Andreas Hofer Seite 8 von 33 aktualisiert am

9 Incremental ADC Prinzip: Die Eingangsspannung wird mit einer Treppenspannung (U v ) verglichen. Die Treppenspannung wird von einem DA-Wandler, der von einem Zähler angesteuert wird erzeugt. Wenn UV UE, dann stoppt der Zähler => Ergebnis ist der Zählwert. 10 ADC, Taktgenerator 1 MGH Wie lange dauert eine Umsetzung maximal? Welche maximale Signalfrequenz kann digitalisiert werden? Stufen = 1024 T = =1 µ s => Gesamtdauer 1ms = 1 khz = fa f fa max. Signalfrequenz fs = 500Hz 2 = Nachteil: nur für langsame veränderliche Signale geeignet genauer, linearer DAC notwendig Vorteil: der Hardware Aufwand ist gering Sukzenssive Approximation (Waage Verfahren) Das Eingangssignal wird mit gewichteten Spannungen verglichen. 1.) MSB wird gesetzt => Vergleich U E MSB U E < MSB: Bit wird gesetzt U E > MSB: Bit wird gelöst 2.) MSB -1 wird gesetzt => Vergleich U E MSB U E < MSB: Bit wird gesetzt U E > MSB: Bit wird gelöst 3.) MSB -2 wird gesetzt => Vergleich U E MSB U E < MSB: Bit wird gesetzt U E > MSB: Bit wird gelöst 4.) MSB -3 wird gesetzt => Vergleich U E MSB U E < MSB: Bit wird gesetzt U E > MSB: Bit wird gelöst 5.) : : n.) LSB wird gesetzt => Vergleich U E MSB U E < LSB: Bit wird gesetzt U E > LSB: Bit wird gelöst Andreas Hofer Seite 9 von 33 aktualisiert am

10 1 Abgleich bei n-bit Auflösung => n-takte Weit verbreitetste ADC Umwandlungszeiten 100ns Dual Slope Converter 1.) Eingangssignal wird T 1 lang integriert (T 1 ist immer gleich) 2.) Schalter wird umgelegt 3.) Der Kondensator entlädt sich über U ref (T 2 ) T 2 ~ U e Andreas Hofer Seite 10 von 33 aktualisiert am

11 Funktion: Die Eingangspannung bewirkt auf den Integrator eine fallende Flanke. Mit dieser Eingangspannung wird eine bestimmte Zeit definiert. Des Weiteren gibt es eine konstante U Ref Spannung. Wenn das Eingangsspannung vom Eingang auf die U Ref Umgeschalten wird, entladet sich der Kondensator. Die Zeit, welche der Kondensator für die Entladung benötigt, ist proportional zur Eingangsspannung. Diese Zeit wird ergibt am Zähler eine Zahl, welche das Ergebnis bedeutet. U max max. Spannung des Integrators. U max n max Zählimpulse T 2 = n max T U i T 2 = n. T U max n max = 10 bit = n max = 1024 Ui n Andreas Hofer Seite 11 von 33 aktualisiert am

12 Ungenauigkeiten des Taktgebers kompensieren sich U ref muss genau sein für langsame Signale und genaue Messungen 50 Hz, 60 Hz Fehler können kompensiert werden 50 Hz: 20 ms 60 Hz: 16,6 ms Einlesezeit n. 100ms Tolleranzen gehen nicht ins Ergebnis ein. Älterungsänderungen werden kompensiert. DIGITAL ANALOG WANDLER OPV als Addierer: ( U U ) Ua = + V 0 (10 U > U + negative Spannung I I 1 U = R1 Ue R e1 e1 ges = I 1 + I 2 = + 1 I 5 ) U R Ue2 R2 Ue1 Ue + R1 R = U R3 = Iges R3 = R3 = ( Ue1 + Ue2) R R Andreas Hofer Seite 12 von 33 aktualisiert am

13 Info zur Regelung: UA = ( U U ) v + 0 (10) 5 U > U + negative Spannung am Ausgang 1.) ue = 0, ua = 0, U = 0 2.) ue > 0, ua = 0, U > 0 3.) ue > 0, ua < 0, U 0 4.) ue > 0, ua = UB, U < 0 Funktion des Diodenschalters: Konstant - Stromquelle DAU mit gewichteten Widerständen OPV als Addierer S1 S4 wird das jeweilige Bit dazugeschaltet Die Widerstände sind in 2er Potenzen gewichtet => I 0, 2I 0, 4I 0, Uref I e = RV Der Strom I ist unabhängig vom Widerstand im Emitter. Unabhängig von der Last Vorteil: sehr einfacher Aufbau Nachteil: verschiedene Widerstände notwendig, Toleranzen der Widerstände Andreas Hofer Seite 13 von 33 aktualisiert am

14 Uref I 0 = Ua = I 0 RK R0 Uref I 1 2 = 2 I 0 Ua I R R0 I 0 + I 1 = 3 I 0 Ua = 3 I 0 RK I 2 = 4 I 0 Ua = 4 I 0 RK I 2 + I 0 = 5 I 0 = = 1 K = 2 I 0 RK DAU mit Leiternetzwerk: OPV als Addierer Vorteil: Widerstände nur mit R und 2R Nachteil: Elektronische Schalter mit Übergangswiderstand (~100Ω) Andreas Hofer Seite 14 von 33 aktualisiert am

15 DAU mit gewichteten Stromquellen Stromkonstantquellen, Ströme werden über ein R -2R- Netzwerk geteilt. Diodenschalter OPV als Addierer Vorteil: schnelle Schaltvorgänge (Shottky-Dioden), hohe Stabilität Nachteil: erhöhter Schaltungsaufbau Andreas Hofer Seite 15 von 33 aktualisiert am

16 BAUTEIL FAMILIE Multiemittertransitor: Transistor im inversen Betrieb. zu Bild 6.46: ~ 0,7V 0,2V Krichhoff: U R4 + U Satt = U BE + U R2 0,7V U S 0,9V TTL (Transistor Transistor Logik) Andreas Hofer Seite 16 von 33 aktualisiert am

17 Funktion: Am Eingang => Multiemitter (Transistor mit mehreren Emittern) Alle Eingänge auf High => Eingangstransitor T 1 wird invers betreiben. Basisstrom von T 2 kann über T1 und B-C-Diode von T 1 fließen => T 2 leitet => Spannungsabfall an R 3 > 0,7 V => T 4 leitet => Z auf Low T 3 sperrt (D 1 verhindert, dass U BE von T 3 > 0,7 V Ein Eingang auf Low => T 1 leitet => U BE von T 2 = 0,2 V => T 2 sperrt. T 3 wird über R 2 leitend => Ausgang auf High Pegel Diagramm: Ausgangströme: 16 ma bei Low max. 700 µa bei High max. Eingangströme: 1,6 ma bei Low max. 40 µa bei High max. FAN OUT: Wie viele Eingänge derselben Familie an einem Ausgang angeschlossen werden dürfen. Schaltzeiten: ~ 10 ns Andreas Hofer Seite 17 von 33 aktualisiert am

18 Low-Power TTL ähnlich wie TTL. Alle Widerstände sind aber um den Faktor 10 höher. Vorteil: geringere Verlustleitung Nachteil: längere Schaltzeiten (ca ns) Schottky TTL Low-Power-Schottky TTL Schottky Diode (DU ~ 0,3 V) => schnellere Schaltzeiten. +U B Andreas Hofer Seite 18 von 33 aktualisiert am

19 MOSFET`S -P-Mosfet: U G > U S leiten U G = U S sperren selbstsperrend: U GS = 0 T spert selbstleitend: U GS > 0 T leitet selbstsleitender P-Kanal Fet selbstssperrender N-Kanal Fet Andreas Hofer Seite 19 von 33 aktualisiert am

20 C-Mosfet: Andreas Hofer Seite 20 von 33 aktualisiert am

21 FELDEFFEKT TRANSISTOREN Speerschicht FET (n-knanal-fet): G D S n-kanal G D S p-kanal Andreas Hofer Seite 21 von 33 aktualisiert am

22 MOS-Fet (Metalloxid-Semicondictor): n-kanal-ausreicherungstyp G G D S D S n-kanal p-kanal n-kanal-verarmungstypen Andreas Hofer Seite 22 von 33 aktualisiert am

23 G G D S D S n-kanal p-kanal Pegel bei Cmos geringer Taktfrequenzen gegeben über TTL (hochohmig, kapazitiv) geringere Leistung (Eingangswiderstand GΩ) mit steigender Frequenz steigt die Verlustleistung Bei maximalen Strom bzw. Spannung ist die Leistung null. Je höher die angelegte Frequenz ist, desto öfter wird die Leistungsgerade durchlaufen. Dadurch erhöht sich im Mittel die Verlustleistung. Codierung: L - 0V H ± 5V Andreas Hofer Seite 23 von 33 aktualisiert am

24 RECHENWERKE: Halbaddierer: addiert 2 Bit b 1 b 2 C siehe Buch Seite 462 Volladdierer: addiert 2 Bit + 1C b 1 b 2 C C b 1 b 0 C C 1 C 0 Carry In Carry Out siehe Buch Seite Bit Parallel Addierer siehe Buch Seite: 467 Serieller Addierer: siehe Buch Seite: 468 Andreas Hofer Seite 24 von 33 aktualisiert am

25 Schieberegister: siehe Buch Seite S.468 F F 0 First In First Out getaktet Schieberegister A und B werden parallel mit den Summanten beschreiben. 1. Takt: a 0, b 0 werden addiert Ergebnis wird in ein Schieberegister ausgegeben. Ein etwaiges Carry wird im Flip-Flop zwischengespeichert. 2. Takt: a 1, b 1 und Übertrag werden addiert. Ergebnis wird in ein Schieberegister ausgegeben. Ein etwaiges Carry wird im Flip-Flop zwischengespeichert. 3. Takt: a 2, b 2 und Übertrag werden addiert. 4. Takt: Ergebnis steht im Schieberegister. Der Übertrag wird durch das Flip-Flop ausgegeben. 4 Bit-Addier-Subtrahier-Werk Siehe Buch Seite 477, Bild Subtraktion mit 2er Kompl er Kompl.: pos. Zahl neg. Zahl 0110 XOR: E 1 E 0 A Andreas Hofer Seite 25 von 33 aktualisiert am

26 MULTIPLIZIERSCHALTUNG 2 Bit Multiplizierer siehe Buch Seite 481, Bild Bit Multiplizierer siehe Buch Seite 481, Bild mit dem niedersten beginnen _ _ _ FLIP FLOPS (1 BIT SPEICHER) taktgesteuert takt zustandsgesteuert takt flankengesteuert einflankengesteuert 2- flankengesteuert Master Slave - FF RS Flip Flop R S Q 0 0 Q speichern setzen rücksetzen 1 1 x verbotener Zustand Andreas Hofer Seite 26 von 33 aktualisiert am

27 kann Zustand nur ändern, wenn Gate G = 1 (takt zustandsgesteuert) Bei G = 0 passiert keine Änderung. taktflankengesteuert steigende Taktflanke fallende Taktflanke Ausgang kann sich nur bei einer steigenden Flanke verändern. Vorteil: definierte Schaltzustände, große Störsicherheit JK FF (nur takt flankengesteuert) J K Q n +1 J setzen 0 0 Q n K Rücksetzen n Ausgang vor der Flanke n+1 Ausgang nach der Flanke 1 1 Q n D FF (Prinzip ein Zwischenspeicher) D Q n JK Master Slave - FF spezielle Steuerung (Rückkopplung) Andreas Hofer Seite 27 von 33 aktualisiert am

28 MIKROCONTROLLER Ist eine vollständige Rechen- und Steuereinheit, die als Single Chip realisiert wird. Bild Buch Mikrporzessor Seite, 1.3 Zentraleinheit (CPU central processing unit) Schaltzentrale Aufgabe der CPU: Ablaufsteuerung der Programme (passiert Schaltwerk) Datenbearbeitung (log. oder arithmetische Funktionen) (passiert im Rechenwerk, ALU arithmetic logical unit) Zentralspeichereinheit Programmspeicher (ROM, permanent) Datenspeicher (RAM, dynamisch) (RAM random access memory) Ein und Ausgabe Einheit (I/O Unit) Ports Adressleitungen zu externen Speichern Datenleitungen zu externen Speichern Eingang für A/D Wandler Bussystem Ein Bus ist ein Bündel von Leitungen, die von verschiedenen Einheiten genützt werden. Datenbus dient zum Übertragen der Daten zwischen den Einheiten (bidirektional, jede Unit kann lesen und schreiben) Adressbus dient zum Adressieren von Speicher oder I/O Units (unidirektional). Steuerbus dient zur Ansteuerung der Units (read, write, Lesen aus dem Programmspeicher ) Ausgang: 3 Zustände: HI, LO, high Z (diese Zustände werden auch Tristate genannt) OE Output Enable (werden z.b. über die Steuerleitung aktiviert) Bild Buch Mikrporzessor Seite, 1.4 Bild Buch Mikrporzessor Seite, 1.5 Andreas Hofer Seite 28 von 33 aktualisiert am

29 Ablauf eines Programms: Programmzähler ( Programm- Counter PC): zeit auf den nächsten Befehl im Code Memory. 16 Bit Breite (537 bei Reset: PC wird auf null gesetzt => definierter Anfangszustand aus der Adresse null wird der 1. Befehl gelesen. (Inhalt von PC wird auf den Adressbus gelegt.) Befehl gelangt über den Datenbus in die CPU (Befehlswerk). Die Bits des Befehls (8Bit) schalten bestimmte Funktionen. nachdem der Befehl ausgeführt wurde, wird der PC (Program - counter) um eins erhöht. nächster Befehl wird geholt zu Bild 2.1 / Seite 29: Warum Active Low: ist man auf der sicheren Seite weil: offene Eingänge sind prinzipiell high! und wegen der Störungen Offene Ausgänge soll man über einen Widerstand auf Masse hängen, weil offene Ausgänge bei hohen Frequenzen sich wie ein Sender verhalten! ADRESS-DECODIERUNG Computersystem 6 Bit Adressleitungen (max. 64 Adressen) 16x1 Byte Speicherbausteine => 4 Speicherelemente Speicher 0 Speicher 1 Speicher 2 Speicher F 10 1F 20 2F 30 3F Andreas Hofer Seite 29 von 33 aktualisiert am

30 1 aus n-decoder (1 aus 4 Dec) A1 A0 aktiv 0 0 Q Q Q Q 3 Aufgabe: 16 Bit- Datenbus Speicher mit 32 Adr. und 1 Byte Breite 00 h binär 1F h binär 20 h binär 3F h binär Buchseite: 33, Bild: 2.3 Buchseite: 35, Bild 2.4a Buchseite: 36, Bild 2.5 Fehler im Bild 2.5: Es fehlt der 1 bei A0, erster E/A Baustein und bei A1 gehört 0. Beim zweiten E/A Baustein muss A0 = 1 sein und A1 = 0 Buchseite: 35, Bild 2.6 Andreas Hofer Seite 30 von 33 aktualisiert am

31 TESTSTOFF AD Wandler Flashwandler (Parallel Konverter,, Rechenbeispiel, max DA Wandler Bauteilkunde, Logikfamilien TTL & CMOS generelle Eigenschaften, kein Innenleben Adressdecodierung (ca. 40 Punkte von 100) kein FET Aufgabe: Adressdecodierung: 16 Bit-System (16 Adressleitungen) Datenbusbreite von 16 Bit 8 Stk. 8 k / 8 Bit-Speicher 2 I/O Einheiten Speicher belegen den unteren Adressbereich I/O Einheiten sollen Adressbereiche über den Speicher belegen Adressplannung: 2 13 = 8192 = 8k (A0 A12) D0-D15 Andreas Hofer Seite 31 von 33 aktualisiert am

32 Speicher A A A A A A A A A A A A A A A A FFF FFF FFF FFF I/O CFFF 1 0 x x x x x x x x x x x x x x 2 C000-FFFF 1 1 x x x x x x x x x x x x x x Andreas Hofer Seite 32 von 33 aktualisiert am

33 ARCHITEKTUREN Havard Architektur Strenge Trennung zwischen Programm und Datenspeicher (Arbeitsspeicher) ROM und RAM Der Adressbereich kann doppelt vergeben werden. Von Neumann Architektur gemeinsamer Adressraum, daher kann der Adressbereich beliebig verteilt werden. Steuerleitungen PSEN...Program Storage Enable...aktiv, wenn µc Befehle liest (Programmspeicher) RD...Read...aktiv, wenn µc aus dem Datenspeicher liest WR...write...aktiv, wenn µc in den Datenspeicher schreibt Buch Seite 79 Andreas Hofer Seite 33 von 33 aktualisiert am

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