Outline Schieberegister Multiplexer Barrel-Shifter Zähler Addierer. Rechenschaltungen 1. Marc Reichenbach

Transkript

1 Rechenschaltungen 1 Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 32

2 Gliederung Schieberegister Multiplexer Barrel-Shifter Zähler Addierer 2 / 32

3 Schieberegister z.b. für FIFO (First In First Out) benötigt Kette von verbundenen DFFs Ports: Takt serieller Input serieller Output optional: Reset, Enable, Paralleler Ladeport,... Entwurf möglichst generisch (Wiederverwendbarkeit) Übung 3 / 32

4 Schieberegister Beispiel: einfaches 8-Bit Schieberegister 4 / 32

5 Schieberegister Entity-Definition l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; e n t i t y s h i f t r e g i s t e r i s port ( c l k, d i n : i n s t d _ l o g i c ; dout : out s t d _ l o g i c ) ; end s h i f t r e g i s t e r ; a r c h i t e c t u r e b e h a v i o r of s h i f t r e g i s t e r i s s i g n a l tmp : std_logic_vector (7 downto 0 ) ; begin... 5 / 32

6 Schieberegister-Realisierung in VHDL mögliche Modellierung in VHDL.... p r o c e s s ( c l k ) begin i f c l k e v e n t and c l k = 1 then tmp ( 0 ) <= d i n ; f o r i i n 1 to 7 loop tmp ( i ) <= tmp ( i 1); end loop ; end i f ; end p r o c e s s ; dout <= tmp ( 7 ) ; end b e h a v i o r ; 6 / 32

7 Schieberegister im FPGA Realisierung im FPGA (Bsp. Spartan3E)? Variante 1: DFFs der Slices Variante 2: LUTs in SLICEM als Schieberegister verwendbar sogenannte SRL16 Komponente mit 16 Bit Vorteil: Einsparung von DFFs durch Abbildung auf LUTs WICHTIG: nur OHNE Reset nutzbar!!! (sonst Abbildung auf DFFs) 7 / 32

8 Schieberegister im FPGA Aufbau SRL16 Komponente 4 Eingänge der LUT definieren Breite des Schieberegisters (Länge-1!!!) letztes Bit wird in DFF des Slices für taktsynchrone Ausgabe gespeichert weiterer Vorteil: Breite des Schieberegisters zur Laufzeit dynamisch anpassbar 8 / 32

9 Schieberegister im FPGA Technologie-Schematic für 8-Bit Schieberegister 9 / 32

10 Multiplexer benötigt für eine Vielzahl von Schaltungen, z.b. Decoder, State Machines, Barrel Shifter,... besteht aus Gatterlogik Ports: 2 oder mehr Inputs Auswahl-Input Output 10 / 32

11 Multiplexer Beispiel: 2-to-1 Multiplexer A B S O Realisierung in VHDL durch Datenflussbeschreibung oder kombinatorischen Prozess 11 / 32

12 Multiplexer-Realisierung in VHDL Entity-Definition l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; e n t i t y m u l t i p l e x e r i s port ( a, b, s : i n s t d _ l o g i c ; o : out s t d _ l o g i c ) ; end s h i f t r e g i s t e r ; a r c h i t e c t u r e b e h a v i o r of s h i f t r e g i s t e r i s begin / 32

13 Multiplexer-Realisierung in VHDL Realisierung mit Datenflussbeschreibung with s s e l e c t o <= a when 0, b when o t h e r s ; Realisierung mit komb. Prozess p r o c e s s ( a, b, s ) begin i f s = 0 then o <= a ; e l s e o <= b ; end i f ; end p r o c e s s ; alternativ über case-anweisung 13 / 32

14 Multiplexer-Realisierung im FPGA Abbildung auf LUTs und F5MUX -Komponenten (2-to-1 Multiplexer Ressourcen in den Slices) Beispiel: 4-to-1 Multiplexer 14 / 32

15 Barrel-Shifter ermöglicht Verschiebung um mehrere Bitstellen in einem Systemtakt wichtig für Rechenwerke besteht aus Gatterlogik Ports: Inputvektor Shiftweite Outputvektor optional: Steuersignale 15 / 32

16 Barrel-Shifter unterschiedliche Realisierungen Schieberichtung rechts oder links nicht zyklisch oder zyklisch (Barrel-Rotator) vorzeichenbehaftet oder nicht vorzeichenbehaftet Realisierung üblicherweise mit n log 2 (n) Multiplexern 8 Bit 8 log 2 (8) = 8 3 = 24 Multiplexer 64 Bit 64 6 = 384 Multiplexer hoher Ressourcenverbrauch bei größeren Barrel-Shiftern Probleme auch bezüglich kritischem Pfad 16 / 32

17 Barrel-Shifter in VHDL... e n t i t y b a r r e l s h i f t e r i s port ( d i n : i n std_logic_vector (7 downto 0 ) ; s h i f t : i n std_logic_vector (2 downto 0 ) ; dout : out std_ logic_ vector ( 7 downto 0) o p t i o n a l : S t e u e r s i g n a l e ) ; end b a r r e l s h i f t e r ; a r c h i t e c t u r e b e h a v i o r of b a r r e l s h i f t e r i s begin / 32

18 Barrel-Shifter in VHDL unterschiedliche Beschreibungsformen möglich kombinatorische Logik über Datenflussbeschreibung oder kombinatorischen Prozess Datenflussbeschreibung beispielsweise über with select-anweisung kombinatorischer Prozess beispielsweise mit case-anweisung 18 / 32

19 Barrel-Shifter in VHDL Beispiel: case-anweisung für nicht vorzeichenbehaftete, logische Rechtsschiebung... p r o c e s s ( din, s h i f t ) begin case s h i f t i s when " 000 " => dout <= d i n ; when " 001 " => dout <= "0" & d i n (7 downto 1 ) ; when " 010 " => dout <= "00" & d i n (7 downto 2 ) ; when " 011 " => dout <= " 000 " & d i n (7 downto 3 ) ; when " 100 " => dout <= " 0000 " & d i n (7 downto 4 ) ; when " 101 " => dout <= " " & d i n (7 downto 5 ) ; when " 110 " => dout <= " " & d i n (7 downto 6 ) ; when " 111 " => dout <= " " & d i n ( 7 ) ; when o t h e r s => dout <= " " ; end case ; end p r o c e s s ; / 32

20 Barrel-Shifter in VHDL Schiebeoperationen alternativ über VHDL-Operatoren rol - Rotate Left ror - Rotate Right sll - Shift Left Logical srl - Shift Right Logical sla - Shift Left Arithemtic sra - Shift Right Arithemtic 20 / 32

21 Barrel-Shifter in VHDL Bereitstellung über Bibliothek ieee.numeric_std für vorzeichenbehaftete und nicht vorzeichenbehaftete Schiebeoperationen < signed_sig > operator < shift_amount_in_integer >; < unsigned_sig > operator < shift_amount_in_integer >; WICHTIG: auf Toolunterstützung achten! (von XST unterstützt) 21 / 32

22 Barrel-Shifter in VHDL Beispiel: srl-anweisung für nicht vorzeichenbehaftete, logische Rechtsschiebung über ieee.numeric_std... dout <= std_logic_vector ( u n s i g n e d ( d i n ) to_integer ( u n s i g n e d ( s h i f t ) ) ) ;.... s r l kompaktere Schreibweise 22 / 32

23 Barrel-Shifter im FPGA Abbildung im FPGA auf LUTs und MUXF5-Komponenten Problem: kritischer Pfad Lösung? weitere Möglichkeit: Nutzung der Multiplizierer (später mehr) Schiebeoperation um n durch Multiplikation mit 2 n für weitere Informationen: xapp195.pdf 23 / 32

24 Zähler weitere wichtige Grundkomponente, z.b. für Adressberechnungen, Frequenzteiler,... benötigt besteht aus Logik und DFFs Ports: Takt Zähler-Output optional: Reset, Enable, Init-Port, / 32

25 Zählermodellierung in VHDL... e n t i t y c o u n t e r i s port ( c l k, r e s e t : s t d _ l o g i c ; q : out std_logic_vector (3 downto 0 ) ) ; end c o u n t e r ; a r c h i t e c t u r e b e h a v i o r of c o u n t e r i s s i g n a l tmp : std_logic_vector (3 downto 0 ) ; begin / 32

26 Zählermodellierung in VHDL Modellierung mit + Operator möglich:... p r o c e s s ( c l k, r e s e t ) begin i f r e s e t = 1 then tmp <= " 0000 " ; e l s i f c l k e v e n t and c l k = 1 then tmp <= tmp + 1 ; end i f ; end p r o c e s s ; q <= tmp ; end b e h a v i o r ; Hardware-technische Realisierung? 26 / 32

27 Zählerschaltung Herleitung der kombinatorischen Logik wieder über Wahrheitstabelle Lösung: DI 1 = DO1 1 DI 2 = DO2 (DO1) DI 3 = DO3 (DO1 DO2) DI 4 = DO4 (DO1 DO2 DO3) / 32

28 Zählerschaltung resultierende Schaltung '1' D1 Q1 D2 Q2 D3 Q3 Realisierung im FPGA mit LUTs und DFFs größere Zähler: Arithmetik mit speziellen Multiplexern und XOR-Gattern (später mehr) 28 / 32

29 Ripple-Carry Addierer Ripple-Carry Addierer (RCA) aus Volladdierern (FA) erster Volladdierer kann durch Halbaddierer ersetzt werden (für reine Addition) alle Volladdierer arbeiten parallel, aber Problem: "rippelnde Carries" 29 / 32

30 Subtraktion mit RCA Subtraktion über Zweierkomplement Realisierung in Hardware? 30 / 32

31 Subtraktion mit RCA Invertierung eines Operanden mit XOR-Gattern Addition der 1 über Carry-in des ersten Volladdierers 31 / 32

32 Literatur Bücher VHDL-Synthese, Jürgen Reichardt, Bernd Schwarz, 5. Auflage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN The Designer s Guide to VHDL, P.J. Ashenden, 3. Auflage, Morgan Kaufmann Publisher, 2008, ISBN Implementing Barrel Shifters Using Multipliers, XAPP195 (v1.1), August, / 32