Rechnerstrukturen Winter WICHTIGE SCHALTNETZE. (c) Peter Sturm, University of Trier 1

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1 4. WICHTIGE SCHALTNETZE (c) Peter Sturm, University of Trier 1

2 Wichtige Schaltnetze Häufig verwendete Grundfunktionen Umwandeln (Decoder) Verteilen (Multiplexer) und Zusammenfassen (Demultiplexer) Arithmetisch- logische Funktionen Addieren, Subtrahieren,... Vergleichen (Komparator) Funktionsweise, Realisierungsvarianten, Zeit- und Platzeffizienz Spezifikation Ein- und Ausgänge, Steuerungsanschlüsse Zeitverhalten, elektrische Eigenschaften Decoder Umwandlung Inverse Funktion häufig auch interessant Decoder Encoder Beispiele 7- Segment 1 aus n Priorität Parität Klassische Schaltnetze Minimierung E E A n n m Decoder Decoder Encoder m m n A A E (c) Peter Sturm, University of Trier 2

3 7- Segment- Decoder Zusätzliche Steuereingänge LT = Lamp Test Realisierung: 7- Segment- Decoder BI = Blank Input RBI = Ripple Blank Input RBO = Ripple Blank Output 7 A \LT \RBI D C B A \BI/\RBO a b c d e f g H H L L L L H L L L L L L H H X L L L H H H X H H H H H X X X X X X L H H H H H H H H L L L L L L H H H H H H H L X X X X X H L L L L L L L 4 \BI 5 \RBI 3 \LT 1 B 2 C 6 D 74LS47 \RBO 4 a b c d e f g (c) Peter Sturm, University of Trier 3

4 1 aus n - Dekoder Maximal 1 aus n Ausgängen aktiv 1 aus 4 1 aus 8 1 aus 16 Kaskadierbarkeit 6 G1 4 5 \G2A \G2B Y0 Y1 Y A Y3 Y4 Y B Y6 9 3 C Y7 7 74LS138A G1 \G2A \G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 X X H X X X H H H H H H H H X H X X X X H H H H H H H H L X X X X X H H H H H H H H H L L L L L L H H H H H H H H L L L L H H L H H H H H H H L L L H L H H L H H H H H H L L L H H H H H L H H H H H L L H L L H H H H L H H H H L L H L H H H H H H L H H H L L H H L H H H H H H L H H L L H H H H H H H H H H L Kaskadierbarkeit Größere 1 aus n Dekoder? 1 aus 16 mit mehreren 1 aus 4? 1 aus 65536? Beispiel 4 GBit- Speicher Adressbit aus Dekoder Adressbit aus Deokder 4 GBit Speicher 65536x65536 Bits (c) Peter Sturm, University of Trier 4

5 Variante 2n Variante n 2 (c) Peter Sturm, University of Trier 5

6 Tri- State Direkte Verschaltung von Ausgängen kritisch CS=0 CS=1 CS=0 V CC V CC E a? E b Zugang mehrerer Elemente zu einem gemeinsamen Bus CS=1 Dritter, hochohmiger Zustand der Ausgänge Steuerung durch zusätzlichen Eingang (CS = Chip Select) Primäre Anwendung eines 1 aus n - Decoders A B C 74LS138A Enable Baustein B0 (Tri- State) Enable Baustein B1 (Tri- State) Enable Baustein B7 (Tri- State) (c) Peter Sturm, University of Trier 6

7 1 aus n - Encoder (Prioritätsdecoder) Umkehrung des 1 aus n - Decoders 8 nach 3 16 nach 4 \EI I0 I1 I2 I3 I4 I5 I6 I7 5 \EI \EO I0 \GS I1 12 I2 13 I3 1 I4 2 I5 A2 6 3 I6 A1 7 4 I7 A0 9 74LS148 A2 A1 A0 \GS \EO H X X X X X X X X H H H H H L H H H H H H H H H H H H L L X X X X X X X L L L L L H L X X X X X X L H L L H L H L X X X X X L H H L H L L H L X X X X L H H H L H H L H L X X X L H H H H H L L L H L X X L H H H H H H L H L H L X L H H H H H H H H L L H L L H H H H H H H H H H L H Multiplexer und Demultiplexer Erweiterung des einfachen Wechselschalters auf n Eingänge Demultiplexer: Umkehrung des Multiplexers D0 3 D1 2 D2 1 D3 15 D4 14 D5 13 D6 12 D7 A B C \G Y 5 5 \G Y C B A D0 D1 D2 D3 D4 D5 D6 D LS151 (c) Peter Sturm, University of Trier 7

8 Funktionsweise Multiplexer D0 3 D1 2 D2 1 D3 15 D4 14 D5 13 D6 12 D7 A B C \G Y 5 W 6 74LS151 C B A \G Y W X X X H L H L L L L D0 \D0 L L H L D1 \D1 L H L L D2 \D2 L H H L D3 \D3 H L L L D4 \D4 H L H L D5 \D5 H H L L D6 \D6 H H H L D7 \D7 Logische und arithmetische Operationen Bitvektor Logische Operationen bitweise Gleichheit Bitvektor wird als Dualzahl aufgefaßt Ganze Zahl ohne Nachkomma, Festkommazahl Addition, Subtraktion, Multiplikation, Division Gleichheit Größer, Kleiner Bitvektor ist BCD- kodierte Dezimalzahl Addition, Subtraktion, Multiplikation, Division Gleichheit Größer, Kleiner Bitvektor ist IEEE 754- kodierte Gleitkommazahl (c) Peter Sturm, University of Trier 8

9 8 Bit- Ripple- Addierer A7 B7 A6 B6 A5 B5 A4 B4 A3 B3 A2 B2 A1 B1 A0 B0 Carry In VA VA VA VA VA VA VA VA Carry Out S7 S6 S5 S4 S3 S2 S1 S0 Carry- Select- Addierer A 4-7 B Bit Addierer Cout C out 4 Bit Addierer 0 A 0-3 B 0-3 S 4-7 S * 2 Bit Multiplexer C out 4 Bit Addierer C in S 4-7 S 0-3 (c) Peter Sturm, University of Trier 9

10 Tabellenbasierter Addierer Vorberechnete Summen in Nurlesespeicher Carry In, Carry Out? Zugegeben, für Addition vielleicht etwas übertrieben, aber... A0 A1 A2 A3 A4 A5 A6 A7 B0 B1 B2 B3 B4 B5 B6 B7 64 Kbyte ROM S0 S1 S2 S3 S4 S5 S6 S7 Carry- Lookahead- Addierer Ripple- Addierer C C i+ 0 1 = Ai Bi + Ci Ai + CiBi = 0 Laufzeit O(n) Carry- Lookahead Direkte Berechnung eines Carry- Bits C i+1 = f (A 0,, A i,b 0,,B i ) Zweistufiges Schaltnetz Laufzeit O(1) (c) Peter Sturm, University of Trier 10

11 Ripple Subtrahierer Subtraktion BI A B D BO Borrow In + Borrow Out 2er- Komplement addieren Erweiterung n Bit- Addierer zu n Bit- Addierer/Subtrahierer? Vorzeichenlos Multiplikation Einfach erweiterbar auf vorzeichenbehaftete Multiplikation? Maximale Größe des Resultats? n Bit Multiplikant n Bit Multiplikator Schaltnetz Akkumulation der partiellen Produkte 1001 (9) * 1011 (11) (c) Peter Sturm, University of Trier 11

12 Weitere Verbesserungen Kommutativität ausnutzen Fan In und Fan Out optimieren Arithmetische- logische Einheit (ALU) Zusammenfassung vieler arithmetischer und logischer Operation Beispiel 74LS181 Mode = 1: Logik 16 Funktionen Mode = 0: Arithmetik 16 Funktionen z.t. außergewöhnlich F=AB plus (A+ not B) plus 1 G, P? Auch als Komparator einsetzbar Carry In Mode S0 S1 S2 S3 G P A0 A=B A1 Carry Out A2 A3 B0 F0 B1 F1 B2 F2 B3 F3 74LS181 (c) Peter Sturm, University of Trier 12

13 Funktionsumfang 74LS181 BCD- Arithmetik BCD = Binary Coded Decimal Beispiel Addition Realisierungsvarianten? Explizite Modellierung Binäre Addition und Korrektur? 0111 (7) (6) (13) 0111 (7) (6) BCD (1,3) Umwandlung Binär «BCD (c) Peter Sturm, University of Trier 13

14 Gleitkomma- Arithmetik Getrennte Behandlung von Mantisse und Exponent Mantisse normalisieren Welche Operation wird hier eingesetzt? 3.2 HAZARDS (c) Peter Sturm, University of Trier 14

15 Hazards Ungewollte Wechsel an einem Ausgang Folge einer Eingabeänderung Unterschiedliche Verzögerungszeiten der Gatter Unterschiedliche Gatteranzahl zwischen Eingängen und Ausgang Statischer Hazard Funktionswert müßte konstant bleiben Statischer 1- Hazard Statischer 0- Hazard Dynamischer Hazard Funktionswert wechselt, aber Dynamischer Hazards Statischer Hazard Nur 1- Bit- Wechsel Beispiel A B X Z = AB + BC Wechsel 111 nach 101 (ABC) C - B Y Z Z Y X - B C B A (c) Peter Sturm, University of Trier 15

16 Eliminierung statischer Hazards Grundlage Karnaugh- Diagramm Merkmal für 1- Hazard Wechsel des Primimplikanten bei 1- Bitwechsel der Eingabe Lösung: Redundante Implikanten Merkmal für 0- Hazard Karnaugh- Diagramm für konjunktive Normalform Analog 1- Hazard Eliminierung statischer Hazards auch in mehrstufigen Schaltungen möglich Z = AB C C B B BC A A Dynamischer Hazard Beispiel ( A B + BC )( A + B) A B C Wechsel 000 nach 010 (ABC) Grund Unterschiedlich lange Wege von einem Eingang zu einem Ausgang Eliminierung schwierig langsam sehr langsam (c) Peter Sturm, University of Trier 16

17 Taktung Nur 1 Bit- Wechsel Schaltungen frei von statischen und dynamischen Hazards 2- stufige Logik Fan- In/Fan- Out- Problem Gängiger Ansatz E1 En Clock Schaltnetz mit Hazards A1 Am Auferzwungene Taktung Periode länger als maximaler Hazard Clock Aj En E1 5.3 PROGRAMMIERBARE LOGIK (c) Peter Sturm, University of Trier 17

18 Programmierbare Logik Realisierung von Schaltnetzen und Schaltwerken Aufbau mit Hilfe von TTL- und CMOS- ICs aufwendig Große Anzahl an Bausteinen Hoher Platz- und Stromverbrauch Geringe Integrationsdichte IC mit 1000 AND mit jeweils 2 Eingängen = 3002 Pins Programmierbare Bausteine Genügend Eingängen Genügend Ausgängen Ausreichende Programmierbarkeit Zweistufige Normalformen E1 En Möglichst viel Logik A1 Am PLA und PAL Programmierbare disjunktive Normalform n Eingängen m Ausgängen k Terme n,m und k vom jeweiligen Baustein abhängig PLA = Programmable Logic Array UND- und ODER- Array programmierbar PAL = Programmable Array Logic Nur UND- Array programmierbar Programmieren Höhere Programmierspannung Durchbrennen einer Verbindung E1 En AND- Array Produktterme OR- Array A1 Am (c) Peter Sturm, University of Trier 18

19 E1 E2 En Beispiel PLA T1 Tk A1 Am Beispiel: P16H8 PAL (c) Peter Sturm, University of Trier 19

20 Beispiel: P14H8 PAL Beispiel: F100 PAL (c) Peter Sturm, University of Trier 20

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