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1 VU Technische Grundlagen der Informatik Übung 7: Speicher, Peripherie , WS2012 Übungsgruppen: Mo., Do., Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung hoch zu halten, sind wir stets auf der Suche nach guten neuen Aufgabenstellungen. Bei dieser Aufgabe haben Sie die Möglichkeit, sich selbst eine derartige Aufgabenstellung zu überlegen, wobei die folgenden Voraussetzungen erfüllt werden müssen: Die Aufgabenstellung soll dem Übungstag entsprechend aus dem folgenden Stoffgebiet stammen: Montag Speichermanagement Dienstag Mikroprozessoren Mittwoch Pipelining Donnerstag Peripherie Für die Lösung der Aufgabenstellung sollte man ca. 15 Minuten benötigen. Es muss sich um eine neue Aufgabenstellung handeln. Eine abgeschriebene sei es von einem alten Prüfungsbeispiel (egal von welcher LVA) oder von einer/einem anderen Studierenden wird nicht akzeptiert! Werden bei einer bereits existierenden Aufgabenstellung nur Zahlen, Ausdrücke, Caching-Strategie, etc. variiert, gilt die Aufgabenstellung ebenfalls nicht als neu und wird somit nicht angerechnet. Hinweis: Interessehalber werden hier wirklich alle abgegebenen Lösungen betrachtet. Optional: Sie haben weitere Ideen für Übungsaufgaben? Wenn ja, schicken Sie uns diese bitte inklusive Lösung an die besten Einsendungen werden mit Mitarbeitsplus belohnt! :-) Aufgabe 2: Cache-Adressierung Die ersten Pentium 4 Prozessoren hatten einen 256 KiB großen Level-2 Cache mit einer Blockgröße von 128 Byte. Der Cache war als 8-way set-associative Cache organisiert. Die kleinste adressierbare Einheit war 1 Byte. a) Aus wievielen Blöcken und wievielen Sets besteht ein derartiger Cache? b) Berechnen Sie für die 32 Bit Adressen des Pentium 4 die Längen von Tag, Index und Offset! c) Geben Sie für die Adressen 0x0032A5FC und 0x1387BAE0 jeweils die Gliederung in Tag, Index und Offset in hexadezimaler Notation an! Hinweis: 0x0032A5FC entspricht (0032A5FC) 16.

2 Aufgabe 3: Full Associative Cache Auf einem Prozessor mit einer Adresslänge von 8 Bit wird folgende Befehlssequenz ausgeführt (alle Konstanten sind im Hexadezimalsystem angegeben): 1: R0 0xE 2: R1 0x7F 3: R4 0x60 4: memory[0x5b] R1 5: R1 memory[(r0)+] 6: R2 memory[(r0)+] 7: R3 memory[(r0)+] 8: memory[r4] R0 9: memory[0x19] R2 10: R5 memory[r4 0x5] 11: R4 R4+0x10 12: R2 memory[r4] 13: R6 memory[ (R4)] 14: memory[r5] R2 a) Bestimmen Sie bei Speicherzugriffen die Datenadressen, die sich aus dem Ablauf der Befehlssequenz ergeben, und tragen Sie diese in untenstehender Tabelle in der Spalte Adresse ein. Hinweis: Bei den Instruktionen 1 bis 3 und 11 finden keine Speicherzugriffe statt, weshalb diese nicht in der Tabelle enthalten sind. Die erste Zeile zeigt Ihnen den Initialzustand des Caches. b) Der Prozessor besitzt einen Full Associative Cache bestehend aus 2 Blöcken zu je 16 Datenwörtern. Die Datenwortlänge beträgt 32 Bit. Die Adressierung erfolgt auf Datenwort-Ebene. Die zu verwendende Ersetzungsstrategie ist Least Recently Used. Lese- und Schreibzugriffe werden insofern gleich behandelt, dass der betreffende Datenblock in jedem Fall in den Cache geladen wird. Bestimmen Sie für jede Adresse Tag und Offset. Tragen Sie diese in die Tabelle ein und geben Sie an, ob der jeweilige Speicherzugriff ein hit oder ein miss ist. Tragen Sie in jeder Zeile den Zustand des Caches nach dem jeweiligen Speicherzugriff ein, wobei das (Nutz-)Datenfeld (vgl. Data in Foliensatz 14 - Speicherhierarchien, Folie 31) in der Tabelle nicht zu berücksichtigen ist. Block 0 Block 1 hit/ valid letzter valid letzter Adresse Tag Offset miss Tag bit Zugriff Tag bit Zugriff 0 0x x c) Wieviele Bytes (Nutz-)Daten können in diesem Cache gespeichert werden?

3 Aufgabe 4: Direct Mapped Cache Gegeben ist ein Prozessor mit einer Adresslänge von 12 Bit und einer Datenwortlänge von 8 Bit. Der integrierte Direct Mapped Cache besitzt 4 Blöcke und speichert 4 Byte pro Block. Für schreibenden Zugriff wird das Verfahren Write Back verwendet. a) Skizzieren Sie die Struktur des Caches. Berücksichtigen Sie in Ihrer Skizze außerdem, welche Informationen zusätzlich zu den (Nutz-)Daten für die Verwaltung des Caches gespeichert werden müssen. Geben Sie für die Verwaltungsinformationen die genaue Länge in Bit an! b) Zeigen Sie, wie sich die Verwaltungsdaten des anfangs leeren Caches verändern, wenn der Prozessor in der angegebenen Reihenfolge die folgenden lesenden (rd) oder schreibenden (wr) Speicherzugriffe ausführt: rd(0x1f3) rd(0xc1d) rd(0xa37) wr(0x1f2) rd(0x1f3) rd(0xa35) rd(0xce1) rd(0x4) Geben Sie nach jedem Speicherzugriff die aktuell gespeicherten Werte der Verwaltungsdaten im gesamten Cache an. Geben Sie außerdem zu jedem Speicherzugriff an, ob er ein hit oder miss ist. Aufgabe 5: Interleaved Memory Sie arbeiten auf einem System mit 16-fach Interleaved Memory. Die Adressen sind dabei so verschränkt, dass aufeinanderfolgende Speicherworte jeweils in einer anderen Speicherbank liegen. Die Geschwindigkeit in einem solchen System ist umso höher, je besser eine Speicherzugriffssequenz Memory Interleaving ausnutzt. Reihen Sie die folgenden Speicherzugriffssequenzen nach der Geschwindigkeit, mit der sie verarbeitet werden können, absteigend von der schnellsten zur langsamsten. Begründen Sie, warum die einzelnen Sequenzen Memory Interleaving gut oder weniger gut ausnutzen. Sequenz 1: 0x00 0x24 0x16 0x02 0x41 0x34 0x05 0x07 0x5F 0x5E Sequenz 2: 0x09 0x10 0x11 0x39 0x17 0x29 0x35 0xC4 0xC9 0x5A Sequenz 3: 0x4A 0x4B 0x33 0x2B 0x01 0x0A 0x13 0x36 0x31 0x1F Sequenz 4: 0x16 0x17 0x27 0x26 0x36 0x35 0x46 0x37 0x47 0x3B Aufgabe 6: Peripherie Festplatte Eine Festplatte hat 4 Köpfe und 32 Sektoren (track sectors) pro Spur. Zwecks Vereinfachung gilt, dass jede Spur egal ob innen oder außen gleich viele Sektoren besitzt. Jeder Sektor ist 512 Bytes groß. a) Wieviele Bytes können pro Zylinder gespeichert werden? b) Wie hoch ist die theoretische Übertragungsrate (in MByte pro Sekunde), wenn sich die Platte mit 7200 Umdrehungen pro Sekunde dreht? Nehmen Sie dabei an, dass bei jeder Umdrehung der Platte ein Zylinder komplett ausgelesen werden kann und dass beim Wechsel auf den nächsten Zylinder keine Verzögerung entsteht. c) Mit welcher Geschwindigkeit können Nutzdaten übertragen werden, wenn auf der Festplatte zu jedem Byte Nutzdaten zusätzlich zwei Prüfbits abgelegt werden? Hinweis: Die Prüfbits werden nicht übertragen. d) Sie wollen die Festplatte extern über USB, Firewire oder esata anschließen. Welche der folgenden Interfaces können Sie verwenden, ohne die Übertragungsgeschwindigkeit einzuschränken? Interface USB 1.1 USB 2.0 USB 3.0 Firewire 400 Firewire 800 esata 2.0 esata 3.0 Geschwindigkeit 12 Mbit/s 480 Mbit/s 5 Gbit/s 400 Mbit/s 800 Mbit/s 3 Gbit/s 6 Gbit/s

4 Aufgabe 7: Peripherie Monitor Gegeben sind zwei TFT-Displays: TFT-1 besitzt eine Auflösung von Pixel, TFT-2 besitzt eine Auflösung von Pixel. Beide Displays haben eine Farbtiefe von 1 Byte pro Farbkanal. Beantworten Sie für beide Displays die folgenden Fragen: a) Wie hoch ist die Gesamtanzahl der Bildpunkte? b) Wieviele verschiedene Farben sind darstellbar? c) Wieviele Byte Daten müssen auf der Monitorschnittstelle für ein vollständiges Bild übertragen werden? d) Beide Displays weisen über die Bildfläche verstreut (also in keinem Cluster) folgende Fehler auf: 1 Pixel leuchtet ständig weiß 2 Pixel sind ständig schwarz 2 Pixel leuchten im nicht aktivierten Zustand ständig grün 3 Pixel können keine blaue Farbe darstellen Welcher Fehlerklasse sind die beiden Displays jeweils zuzuordnen? Verwenden Sie dazu die Tabelle auf Folie 24 von Foliensatz Peripherie. Aufgabe 8: Virtuelle Adressierung Sie arbeiten auf einem Betriebssystem mit 24 Bit virtuellem Adressraum und 2 KiB großen Pages. Die Adressierung erfolgt auf Byte-Ebene. Nehmen Sie an, dass nur 1/8 (12.5%) des adressierbaren Speichers im System tatsächlich physisch verbaut ist. a) Wie lang ist der Offset? b) Wie lang sind die physikalischen Adressen? c) Wieviel Speicher ist im System physisch verbaut? Geben Sie den Wert in MiB an! d) Aus wievielen Bit besteht die Frame-Nummer? e) Wie groß ist die Page-Table maximal, wenn die Page-Nummer explizit gespeichert wird und jeder Eintrag noch 9 Bits an Zusatzinformation (z.b. Permission Bits) enthält? Geben Sie die Größe in KiB an! f) Wieviele Frames muss sich das Betriebssystem maximal reservieren, um die Page-Table im physikalischen Speicher zu halten? Aufgabe 9: Virtual Memory Gegeben ist ein System, das mit 15 Bit langen virtuellen Adressen arbeitet. Die kleinste adressierbare Einheit ist 1 Byte. Im System sind 16 KiB Speicher physikalisch vorhanden. Die virtuelle Speicherverwaltung arbeitet mit 4 KiB großen Page-Frames. Der physikalische Speicherbereich von 0 KiB bis 4 KiB ist für das Betriebssystem reserviert. Die Frames werden anfangs nach aufsteigender Frame-Nummer vergeben, entsprechend verwendet das Betriebssystem jenen mit der niedrigsten Nummer. Das System arbeitet mit einer Least Frequently Used Ersetzungsstrategie, wobei 3 Bit für die Darstellung der bisherigen Anzahl an Zugriffen verwendet werden. a) Geben Sie die Struktur der Page-Table und der virtuellen Adressen an! b) Sie starten auf dem System einen Prozess P, der wie folgt auf den (virtuellen) Speicher zugreift: 0x3E8F 0x7E70 0x21FC 0x3123 0x20C3 0x1000 0x60CD 0x30CD Zeigen Sie, wie der Prozess P den Speicher nutzt, wenn diese Speicherzugriffssequenz ausgeführt wird! Nehmen Sie an, dass die Page-Table zu Beginn leer ist. Geben Sie bei jedem Speicherzugriff an, ob es sich um einen Page-Fault handelt oder nicht.

5 Aufgabe 10: Paging Sie arbeiten mit einem Betriebssystem, das 8 Bit virtuelle Adressen verwendet. 4 Bit davon gehören zum Offset. Die physikalischen Adressen sind 6 Bit lang, es gibt also 4 Frames. Es laufen 2 Programme parallel zueinander. Jedes Programm besitzt eine eigene Page-Table, die nach dem FIFO Prinzip arbeitet. Die Programme werden wie folgt ausgeführt (insgesamt 16 Takte): P1,P2,P1,P2,P2,P1,P1,P1,P2,P2,P2,P1,P1,P2,P2,P1 Die Programme P1 und P2 greifen pro Abarbeitungsschritt (=1 Takt) auf folgende virtuelle Adressen zu: Schritt P1 P2 1 0xAC 0xB1 2 0x01 0x00 3 0xFC 0xB2 4 0x11 0xB3 5 0xFF 0x03 6 0x08 0xFE 7 0x17 0xB4 8 0x18 0x01 a) Tragen Sie in nachfolgender Tabelle ein, welche Page in welchem Frame liegt und zu welchem Programm sie gehört. Tritt ein Page-Fault auf, aktualisieren Sie den Inhalt des entsprechenden Frames (vgl. Beispiel). Liegt die Page bereits im physischen Speicher, tragen Sie beim entsprechenden Frame H ein. Beispiel: P1 greift im ersten Takt auf die Adresse 0xAC zu, entsprechend wird in Frame 00 die Page 0xA geladen. Im zweiten Takt greift P2 auf 0xB1 zu, Page 0xB wird also in Frame 01 geladen. Danach ist P1 mit Zugriff auf 0x01 an der Reihe, usw. Schritt Frame-Nr Takt P1 P P1: 0xA 2 1 P2: 0xB b) Zeichnen Sie die Page-Tables von P1 und P2 nach Abarbeitung aller Schritte. Geben Sie dabei alle Zeilen der Page-Tables an, die im jeweiligen Programmablauf modifiziert wurden!

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