Präzise Erzeugung und Verteilung von hochfrequenten periodischen Signalen

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Julian Gerstle
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1 Präzise Erzeugung und Verteilung von hochfrequenten periodischen Signalen Karsten Koch Experiment-Elektronik GSI Helmholtzzentrum für Schwerionenforschung GmbH, Darmstadt Klassischer Oszillator und Signalverteilung I C programmierbarer Oszillator Impedanzkontrollierte Leiterplatten Signallaufzeitausgleich durch Längenanpassung CBM Clock System (CLOSY) Klassische Erzeugung von 40MHz mit Grundwellenquarz R Experimentanforderung: (FoPi) Jitter < 5ps 0R C5 C8 00n C9 0n Spezieller Colpittsoszillator mit Quarzstabilisierung U MAX60 TANK OUT 8 7 R 5.R C n A 4 5p X 40MHz C6 47p C7 47p 3 4 FDBK SHDN 6 OUT 5 C0 0n C 00n R3 5.R C3 B n C4 00n C5 n :0 Verteilung des Signals mit LVDS Pegel C6 00n C7 n ECP.0S.30.CLN A MAX953EUI U3 3 0 DO+ 4 DO- DO+ DO- 8 DO3+ 7 R4 R6 DO3-6 0k 0k 5 DO4+ 5 J0 PWRDN DO4-4 ECP.0S.30.CLN DO5+ 3 R8 7 DO5-0 00R 8 RIN+ DO6+ 9 RIN- DO6-8 DO7+ 7 R5 R7 DO k 0k DO DO8-3 9 DO9+ 4 DO9- DO0+ DO0- B optional externer Signaleingang ECP.0S.30.CLN J ECP.0S.30.CLN J ECP.0S.30.CLN J4 ECP.0S.30.CLN J3 ECP.0S.30.CLN J5 ECP.0S.30.CLN J0 ECP.0S.30.CLN J8 ECP.0S.30.CLN J9 ECP.0S.30.CLN J7 J6 Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

Grundwellenquarz R Experimentanforderung: (FoPi) Jitter < 5ps 0R C5 C8 00n C9 0n Spezieller Colpittsoszillator mit Quarzstabilisierung U MAX60 TANK OUT 8 7 R 5.

2 :0 Verteilung des Signals mit LVDS Pegel Einsatz bei TACQUILA Zeitmess-Systemen: als Master-Clock & Verteiler erfolgreich eingesetzt bei FoPi ToF: kaskadierte Verteilung über drei Knoten und einer Distanz von ca. 0m zwei Formfaktoren: FopiClkdstr (nur Verteiler) CLKDSTR & FopiClkdstr Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 I C programmierbarer Oszillator Einsatz eines ANY-RATE I C PROGRAMMABLE XO von Silicon Labs Frequenz: 0 MHz.4 GHz Ausgang: LVDS Fest-Frequenz- Oszi llator Eigenschaften (Si570): Frequenz (MHz): 0-945, , Temperatur Stabilität: 0 ppm (max+/-) Perioden Jitter (RMS): ps f XTAL SDA SCL M + DCO RFREQ Frequenz- Steuerung I C-Schnittstelle und Steuerung f OSC Vereinfachtes Blockschaltbild Si570 (von Silicon Labs) -: HS_DIV -:N SDA J4 SCL CLKOUT+ CLKOUT- J IC output J5 V+3.3A C C u 00n 6 VDD 3 SDAext A NC CLK+ OE CLK- 3 SCLext J6 IC external input A 7 8 SDA SCL BAA56M50DG 3 X TMP0 PIN () should be placed near to PIN3 of Oscillator R 0R R 0R J3 ECP.0S.30.CLN ECP.0S.30.CLV R4 0R R5 k A U TMP0 5 6 ADD0 SDA SDA 3 ALERT SCL SCL V+ 4 A J7 C3 00n V+3.3B Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

März 00 I C programmierbarer Oszillator Einsatz eines ANY-RATE I C PROGRAMMABLE XO von Silicon Labs Frequenz: 0 MHz.

3 I C programmierbarer Oszillator Ansteuerung über USB I C Interface (Cypress, CY7C6803A) Bootfähig über 'on-board' I C-EEPROM Temperaturgeregelte Frequenzkompensation Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 Impedanzkontrollierte Leiterplatten Microstrip "Microstrip" Impedanz t w s w Z r 0,67 4h ln 0.67 (0.8w t ) h r Z 0 = w = r = h = t = "Microstrip" Impedanz Leiterbahnbreite [cm] relative Elektrizitätskonstante Dicke des Dielektrikums [cm] Stärke der Kupferbahn [cm] Differenzielle "Microstrip" Impedanz Z diff Z e s 0.96 h Z diff = Differenzielle "Microstrip" Impedanz s = Leiterbahnabstand [cm] Laufzeitverzögerung für "Microstrip" T [ ps cm] d r T d = Laufzeitverzögerung für "Microstrip" Quellen: -National Semiconductor, Application Note 905, James A. Mears, May 996 -National Semiconductor, LVDS Owner's Manual, nd Edition, Spring 000 -Nührmann, Dieter; Das große Werkbuch Elektronik, Franzis-Verlag GmbH, Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

8w t ) h r Z 0 = w = r = h = t = "Microstrip" Impedanz Leiterbahnbreite [cm] relative Elektrizitätskonstante Dicke des Dielektrikums [cm] Stärke der Kupferbahn [cm] Differenzielle "Microstrip"

4 Impedanzkontrollierte Leiterplatten Nicht abgeschlossene Leitungen Z Diff =00 Z= x 50 L max Maximale Länge einer offenen Zuleitung L max 0 r C Z t t T d C Z t 0 [ cm] L max =Maximale Länge einer offenen Zuleitung [cm] C t = zusätzliche Kapazität [pf] t r = Anstiegszeit des Signals [ps] Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 Beispiel einer impedanzkontrollierten Leiterplatte (CLOSY) t=37m w=00m s=00m w=00m Platinenmaterial: FR4 h=60m r =4.7 Näherung durch einfache Formeln: Z Diff ~ 0 T D ~ 57 ps/cm L max ~ 3cm (Anstiegszeit: 500ps) Besser: Lagenaufbau durch Leiterplattenhersteller berechnen lassen! (Materialparameter sind bekannt, Lagerware kann eingesetzt werden (Kosten)) Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

März 00 Beispiel einer impedanzkontrollierten Leiterplatte (CLOSY) t=37m w=00m s=00m w=00m Platinenmaterial: FR4 h=60m r =4.

5 Signallaufzeitausgleich durch Längenanpassung Synchronisation von Ereignissen am SIS Referenz-Clockerzeugung mit STDCLK Kann auch verwendet werden zur Ansteuerung des 7. Kanals von TACQUILA Ein-/Ausgänge: x PECL/ x PECL x PECL x6 PECL Variation der Laufzeitunterschiede im Baustein ~ Laufzeitunterschiede zwischen Bausteinen Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 CBM CLOCK SYSTEM Synchronisation der CBM Flugzeitwand Frequenz : Flugzeitmessung 56.5MHz Frequenz : synchr. Datentransport 50.00MHz Synchronisationssignal (Epochen) Phasenstarre Frequenzerzeugung durch Frequenz-Synthesizer von TI (CDCL600) Erzeugung des Synchronisationssignals durch schnellen CPLD von Xilinx Primär-Frequenzerzeugung und Steuerung basiert auf UNICLOCK CLOSY CLOSY Platine: 6 Lagen Impedanzkontrolliert sorgfältig gefilterte Stromversorgung Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

SEI-Frühjahrstagung (HH), 7. März 00 CBM CLOCK SYSTEM Synchronisation der CBM Flugzeitwand Frequenz : Flugzeitmessung 56.5MHz Frequenz : synchr. Datentransport 50.

6 Steuerung CBM CLOCK SYSTEM Frequenz-Synthesizer von TI (CDCL600) C F OUT F IN N M P X LVDS IN SCL SDA LVDS Teiler M Teiler N C R VCO Externer Tiefpassfilter MUX MUX Teiler P0 Teiler P OUT0P OUT0N OUTP OUTN P X (P0,P) =,, 4, 5, 8, 0, 6, 0, 3, 40, 80 M =,, 4, 8 N = 3, 40 Mit den Bedingungen: 30MHz < (F IN /M) < 40MHZ 00MHz < (F OUT * P X ) < 75MHZ PLL Lock Status Status Vereinfachtes Blockschaltbild CDCL600 (von Texas Instruments) Phasenstarr gekoppelte Ausgänge Eingangsfrequenzbereich: MHz Output-Jitter: ~ps RMS Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 CBM CLOCK SYSTEM Erzeugung des Synchronisations-Signals im CPLD Abtasten der geringeren Frequenz mit der höheren (steigende und fallende Flanke) Auswertung des erzeugten Musters Ausgabe synchronisieren mit Eingangssignal / int. Zähler (Pulsabstände) Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

Blockschaltbild CDCL600 (von Texas Instruments) Phasenstarr gekoppelte Ausgänge Eingangsfrequenzbereich: 30-39 MHz Output-Jitter: ~ps RMS Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7.

7 Übersicht CBM ToF Clock-Verteilung CLKDSTR Phasenstarre Verteilung von 3 Signalen für die Flugzeitmessung (CBM) Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 CLOSY Meßergebnisse I Jitter-Messung (-Werte), am CLOSY-Ausgang und -fach kaskadiert (Distanz ~ 0m) output freq. 0 m distance 56.5 MHz MHz TIE 3. ps 4. ps Period.3 ps 3. ps TIE 4.0 ps 6.0 ps Period 4. ps 5.4 ps Beste Ergebnisse werden mit einer Primär-Oszillatorfrequenz von 3.50 MHz erzielt ( TIE ~,7 ps, Periode ~ 3,7 ps). Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

März 00 CLOSY Meßergebnisse I Jitter-Messung (-Werte), am CLOSY-Ausgang und -fach kaskadiert (Distanz ~ 0m) output freq.

8 CLOSY Meßergebnisse II Jitter-Messung relativ zur 56,5 MHz Clock, Repetitionsrate des SYNC-Signals: 5 Epochen (= 655,36 s) < 7 ps Jitter-Messung des SYNC-Signals (-fach kaskadiert, Distanz ~ 0m) Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 BuTiS Bunchphase-Timing-System Campus-Weite Zeitverteilung an Beschleunigerkomponenten und Experimente High stability reference (short term 0 - ) 00 MHz output has programmable phase shift range relative to 0 MHz Output Random bit sequence PSK modulation of the 00 MHz carrier at 0 Mb/s for BuTiS signal multiplexing available Remote control via LAN Optional operation modes and output frequencies Mit Dank an P.Moritz, GSI Darmstadt, HF-Systeme Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

März 00 BuTiS Bunchphase-Timing-System Campus-Weite Zeitverteilung an Beschleunigerkomponenten und Experimente High stability reference (short term 0 - ) 00 MHz output has programmable phase

9 CLOSY und BuTiS (erste Messungen) Master Trigger In Trigger Out Ref In BuTiS Ref Out ~ m RF Out Skew: Any level in 00 MHz Sinus Pegel- Konverter Out 00 MHz :5 CPLD In SYNC MHz 40 MHz CLK EXT CLOSY CLK In CNTRL Terminator GTB In TACQUILA Modifikation CLOSY: - ext. CPLD-Eingang - neuer CPLD Code Puls In Slave Trigger In Trigger Out Ref In BuTiS Ref Out RF Out Any level in 00 MHz Sinus TACQUILA-Messung: t ~ 7ps Pegel- Konverter PC Out 00 MHz VME-crate :5 CPLD In GTB In SYNC MHz 40 MHz CLK EXT CLOSY CLK In CNTRL GTB Out GTB In TACQUILA GTB Out Puls Out Puls In Puls In Pulser Splitter Puls Out Puls Out TACQUILA: siehe Bericht Frühjahrstagung SEI 005 Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00 CLOSY und BuTiS (erste Messungen) CLOSY BuTiS TACQUILA Karsten Koch, GSI Darmstadt, SEI-Frühjahrstagung (HH), 7. März 00

CPLD-Eingang - neuer CPLD Code Puls In Slave Trigger In Trigger Out Ref In BuTiS Ref Out RF Out Any level in 00 MHz Sinus TACQUILA-Messung: t ~ 7ps Pegel- Konverter PC Out 00 MHz VME-crate :5 CPLD In

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