Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes

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1 Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes int main() { printf("hello, world!"); return 0; } msg: main:.data.asciiz "Hello, world!".text.globl main la $a0,msg li $v0,4 syscall jr $ra 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 1

2 Inhalt 1. Literatur 2. Pipelining 3. Busse 4. Direct Memory Access 5. Zusammenfassung und Ausblick 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 2

3 Literatur [BO10] Bryant, Randal E. und David R. O Hallaron: Computer Systems - A Programmer s Perspective. Prentice Hall, [PH05] Patterson, David A. und John L. Hennessy: Rechnerorganisation und -entwurf. Spektrum Verlag, Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 3

4 Pipelining I Bisher Verständnis von der Befehlsverarbeitung in einem Prozessor Befehlsholphase Befehlsdekodierung Befehlsausführung Drei Phasen der Befehlsausführung Wenn jede Phase in einem Takt ausgeführt wird, benötigt die Verarbeitung eines Befehls drei Takte (CPI = 3.0). Wenn jeder Befehl in einem Takt ausgeführt werden könnte (CPI = 1.0), würde der Prozessor leistungsfähiger sein. Überlegung: Verschränkung der drei Phasen, Verbesserung des Durchsatzes Dieses Konzept wird als Pipelining 1 bezeichnet 1 Fließbandverarbeitung 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 4

5 Pipelining II Grundprinzip Modellierung einer Berechnungseinheit 300 ps 20 ps Combinational logic R e g Delay = 320 ps Throughput = 3.12 GIPS (a) Hardware: Unpipelined Clock I1 I2 I3 Time (b) Pipeline diagram Abbildung: [BO10, S. 426] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 5

6 Pipelining III Grundprinzip Berechnungen/Umformungen werden durch kombinatorische Logik vorgenommen. Die berechneten Inhalte werden in Registern (realisiert durch Flip-Flops) gespeichert. In modernen Logikschaltungen wird die Verzögerung in Pico-Sekunden (10 12 ) angegeben. In dem Pipelinediagramm sind auf der y-achse drei Befehle (I1, I2, I3) zu sehen, die x-achse entspricht der Zeit Der Durchsatz der Berechnungseinheit ergibt sich Durchsatz = 1 Befehl ( )ps 3.125GIPS GIPS entspricht Giga-Instructions per second Die Zeit für die Ausführung eines einzelnen Befehls ist die Latenz. In der Berechnungseinheit beträgt die Latenz 320 ps, das Reziproke ist der Durchsatz. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 6

7 Pipelining IV Grundprinzip Modellierung einer Berechnungseinheit mit Pipelinestufen 100 ps 20 ps 100 ps 20 ps 100 ps 20 ps Comb. logic A R e g Comb. logic B R e g Comb. logic C R e g Delay = 360 ps Throughput = 8.33 GIPS (a) Hardware: Three-stage pipeline Clock I1 I2 I3 A B C A B C A B C Time (b) Pipeline diagram Abbildung: [BO10, S. 427] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 7

8 Pipelining V Grundprinzip Die Ausführung eines Befehls wird in drei Teile zerlegt (A, B, C). Jeder Teil benötigt 100 ps zur Verarbeitung Die Register zwischen den Verarbeitungsstufen werden als Pipeline-Register bezeichnet Wird die Logik zwischen den Stufen einfacher, reduziert sich die Verzögerung Der Durchsatz der Berechnungseinheit ergibt sich Durchsatz = 3 Befehle 360ps 8.33GIPS Verbesserung des Durchsatzes um den Faktor: 8.33/3.12 = Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 8

9 Pipelining VI Probleme beim Pipelining Unterschiedliche Bearbeitungszeit (hier Durchlaufzeit durch Logik) 50 ps 20 ps 150 ps 20 ps 100 ps 20 ps Comb. logic A R e g Comb. logic B R e g Comb. logic C R e g Delay = 510 ps Throughput = 5.88 GIPS Clock (a) Hardware: Three-stage pipeline, nonuniform stage delays I1 I2 I3 A B C A B C A B C Time (b) Pipeline diagram Abbildung: [BO10, S. 430] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 9

10 Pipelining VII Probleme beim Pipelining Der Durchsatz der Pipeline wird durch die langsamste Stufe bestimmt Befehlsverarbeitung Befehlsholphase (Zugriff auf den Hauptspeicher, 100 ns) Befehlsdekodierung (Steuerwerk des Prozessors) Befehlsausführung (z. B. ein andl %eax,%ebx, Registerspeicher 1 ns) Befehlsausführung kann außerdem einen weiteren Zugriff auf den Speicher (andl A,%ebx) haben. Zuordnung der Befehlsausführung auf drei Pipelinestufen evt. suboptimal. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 10

11 Pipelining VIII Probleme beim Pipelining Feinere Unterteilung in mehr Pipelinestufen 50 ps 20 ps 50 ps 20 ps 50 ps 20 ps 50 ps 20 ps 50 ps 20 ps 50 ps 20 ps Comb. logic R e g Comb. logic R e g Comb. logic R e g Comb. logic R e g Comb. logic R e g Comb. logic R e g Clock Delay = 420 ps, Throughput = GIPS Abbildung: [BO10, S. 431] Allerdings: Verdoppelte Anzahl der Pipelinestufen bedeutet nicht verdoppelte Leistung. Durchsatz: 14.29/8.33 = Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 11

12 Pipelining in der Programmierung I Drei Befehle: Es besteht eine sogenannte Datenabhängigkeit zwischen den Instruktionen movl $50,%eax 3 addl %eax,%ebx 4 movl 100(%ebx),%edx 5... Datenabhängigkeit kann zu Problemen führen ggf. muss die Pipeline angehalten werden (Pipeline Stall) 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 12

13 Pipelining in der Programmierung II Abhängigkeit von Befehlen loop : 3 subl %edx,%ebx 4 jne t a r g 5 movl $10,%edx 6 jmp loop 7 t a r g : 8 addl %edi,% esi 9... Wenn erkannt wird, dass ein Sprungbefehl vorliegt, ist der nächste Befehl schon geholt. Ob dieser dann ausgeführt wird oder nicht wird in der Phase der Befehlsausführung entschieden ggf. Verwerfung der Befehle und Laden des Befehls addl %edi,%esi. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 13

14 Instruktionsverarbeitung mit einer Pipeline I Fünf Instruktionen in einer fünfstufigen Pipeline movl $1,%eax #I F D E M movl $2,%ebx #I2 F D E M movl $3,%ecx #I3 F D E M W movl $4,%edx #I4 F D E M W andl #I5 F D E M W W Cycle 5 W I1 M I2 E I3 D I4 F I5 W Abbildung: [BO10, S. 439] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 14

15 Instruktionsverarbeitung mit einer Pipeline II Aufteilung auf fünf Phasen Holen des Befehls aus dem Speicher (F) Lesen der Register und dekodieren des Befehls (D) Ausführen der Operationen, berechnen einer Adresse (E) Zugreifen auf Operanden im Datenspeicher (M) Schreiben des Ergebnisses in ein Register (W) 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 15

16 Instruktionsverarbeitung mit einer Pipeline III # prog x000: movl $10,%edx F D E M W 0x006: movl $3,%eax F D E M W 0x00c: nop F D E M W 0x00d: nop F D E M W 0x00e: nop F D E M W 0x00f: addl %edx,%eax F D E M W 0x011: F D E M W Cycle 6 W R[%eax] 3 Cycle 7 D vala R[%edx] = 10 valb R[%eax] = 3 Abbildung: [BO10, S. 443] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 16

17 Instruktionsverarbeitung mit einer Pipeline IV # prog x000: movl $10,%edx F D E M W 0x006: movl $3,%eax F D E M W 0x00c: nop F D E M W 0x00d: nop F D E M W 0x00e: addl %edx,%eax F D E M W 0x010: F D E M W Cycle 6 W R[%eax] 3 D vala R[%edx] = 10 valb R[%eax] = 0 Error Abbildung: [BO10, S. 444] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 17

18 Instruktionsverarbeitung mit einer Pipeline V # prog x000: movl $10,%edx F D E M W 0x006: movl $3,%eax F D E M W 0x00c: nop F D E M W 0x00d: addl %edx,%eax F D E M W 0x00f: F D E M W Cycle 5 W R[%edx] 10 M M_valE = 3 M_dstE = %eax D vala R[%edx] = 0 valb R[%eax] = 0 Error Abbildung: [BO10, S. 445] 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 18

19 Instruktionsverarbeitung mit einer Pipeline VI Wie die Beispiele gezeigt haben, ist Pipelining nicht trivial In diesem Fall haben die Datenabhängigkeiten zwischen den Befehlen zu Problemen bei der Befehlsverarbeitung geführt. Einfacher Lösungsansatz einfügen von nops Allerdings ist die Effizienz des Pipelinings damit deutlich verschlechtert Lösung: Forwarding/Bypassing (vgl. [BO10, S. 449],[PH05, S. 303 ff.]) Datenabhängigkeiten sind nicht die einzigen Probleme 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 19

20 Instruktionsverarbeitung mit einer Pipeline VII Konflikte Die Datenabhängigkeit wird beim Pipelining auch als Konflikt 2 bezeichnet. Datenkonflikt (data hazard): Abhängigkeiten von Daten, die Pipeline muss angehalten werden, da ein Befehl auf den Abschluss eines anderen wartet. Eine Lösung (wie gesehen): Einfügen von nops (Bubbles) Steuerkonflikt (control hazard): Befehl der geholt wurde, ist nicht der, der ausgeführt werden soll Z. B. Sprungbefehl Strukturkonflikte (structural hazard): Befehlskombinationen können nicht in einem Taktzyklus ausgeführt werden, da die Hardware das nicht unterstützt Z. B. Zugriff auf denselben Speicher 2 Hazard 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 20

21 Instruktionsverarbeitung mit einer Pipeline VIII Ausblick Bei einem modernen Prozessor (Intel, AMD) hat die Pipeline deutlich mehr Stufen. Intel Pentium IV hat bis zu 31 Stufen Intel Core i7 hat 14 Stufen Problem der vielen Stufen Beim Leeren der Pipeline (z. B.) Steuerkonflikt dauert es entsprechend lange, bis die Pipeline wieder gefüllt ist. Bei Steuerkonflikten gibt es verschiedenste Ansätze, diese zu minimieren Sprungvorhersage (branch prediction) Inhalt der Vorlesung Rechnerarchitektur, Material im SVN (Material/Sprungvorhersage) 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 21

22 Rechnersystem mit Bussen Übersicht 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 22

23 Rechnersystem mit Bussen Unterscheidung Unterscheidung: Ein- und Mehrbussysteme Nachteil von Einbussystemen: Nur ein Datentransport zu einer Zeit, Busgeschwindigkeit wird durch die Länge und kapazitive Last beschränkt Abhilfe: Hierarchisches Mehrbussystem mit unterschiedlichen Geschwindigkeiten und Protokollen In der Übersicht: Aufteilung in lokalen Bus usw. Wie wird die Steuerung der unterschiedlichen Komponenten, die an einem Bus hängen vorgenommen Benutzung des X87-Coprozessors (x87 FPU) Gleitkommazahlberechnung wird angestoßen Wie erfährt der Prozessor, wann die Berechnung fertig ist? Die zwei zentralen Konzepte sind Polling und Interrupts Anderes Beispiel: Direct Memory Access 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 23

24 Direct Memory Access (DMA) I Es kommt häufig vor, dass größere Datenmengen zwischen einem Peripheriegerät und dem Speicher transportiert werden müssen. Sollen zum Beispiel Daten aus dem Hauptspeicher auf die Harddisk ausgelagert werden, müsste das folgendermaßen ablaufen: Schritt 1: Die CPU liest aus dem Speicher das erste Datenwort Schritt 2: Anschließend übergibt die CPU dieses Datenwort an den Harddisk-Controller Schritt 3: zurück zu 1 Zur Entlastung der CPU hat man den sogenannten Direct Memory Access (DMA) eingeführt. Der Vorteil ist, dass die CPU an dem Datentransfer nicht beteiligt ist und andere Aufgaben erledigen kann. Außerdem wird der Bus nur einmal (und nicht zweimal) belegt. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 24

25 Direct Memory Access (DMA) II 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 25

26 Direct Memory Access (DMA) III 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 26

27 Direct Memory Access (DMA) IV Signale auf dem Steuerbus, um Zugriff zu Steuern BR und BG BR Bus Request Busanforderung BG Bus Grant Busbewilligung Interna des DMA-Controllers Adresse Länge der zu übertragenden Daten Lesen oder Schreiben verschiedene Modi vorhanden 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 27

28 Direct Memory Access (DMA) V Verschiedene Phasen eines Buszuteilungszyklus Der DMA-Controller fordert den Bus vom Mikroprozessor durch das Signal BR an Der Prozessor beendet seinen Buszyklus, koppelt sich vom Bus ab und signalisiert die Busfreigabe durch das Signal BG Der DMA-Controller übernimmt den Bus für einen Buszyklus (cycle-stealing mode) oder für mehrere aufeinanderfolgende Buszyklen (burst mode, block mode). Der DMA-Controller gibt den Bus wieder frei und signalisiert dies durch BR=inaktiv. Der Mikroprozessor nimmt daraufhin BG zurück und übernimmt wieder den Bus. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 28

29 Direct Memory Access (DMA) VI Graphische Darstellung als Timing-Diagramm Was passiert, wenn mehrere Geräte an einem Bus angeschlossen sind? 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 29

30 Systemstrukturen: Daisy Chain I Allgemeiner: Anzahl von Geräten, die den Bus (als Master) verwenden dürfen 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 30

31 Systemstrukturen: Daisy Chain II Die Master bilden eine Prioritätenkette (Busarbiter-Daisy-Chain), verbunden durch Bus Grant BGT Die Priorität nimmt mit dem Abstand vom Mikroprozessor ab. Die Priorisierungszeit ist von der Laufzeit durch die Kette abhängig. Logik für die Priorisierung und Buszuteilung ist über die Kettenglieder verteilt. Funktionsweise: Master melden ihre Anforderung durch Master-Bus-Request MBRQ an. Die Arbiter leiten diese Anforderungen als Bus-Request BRQi zum Prozessor weiter (wired or). Prozessor koppelt sich vom Bus ab und gibt BGT an den Master0. Wenn beim Master0 eine Anforderung MBRQ0 vorlag, belegt er den Bus und signalisiert dies durch BBUSY. BGT wird an den nächsten Master in der Kette weitergegeben, wenn kein MBRQ vorliegt. Dadurch kann der nächste Master den Bus belegen oder BGT weitergeben. 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 31

32 Systemstrukturen: Daisy Chain III Vorteile dieser Realisierung: wenige Signalleitungen, dezentrale einfache Logik, weitere Master leicht anschließbar Nachteile dieser Realisierung: Priorisierungszeit ist von der Kettenlaufzeit abhängig Bus-Totzeiten. Weitere Probleme bei Bussen Aushungerung Faire Priorisierung, verschiedene Techniken möglich Auch denkbar: Zentraler Busarbiter 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 32

33 Systemstrukturen: Zentraler Busarbiter Kettenlaufzeit kann eliminiert werden 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 33

34 Komponenten (Struktur) eines Intel-Rechners 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 34

35 Zusammenfassung und Ausblick Pipelining Busse Nächste Vorlesung behandelt Festplatten/SSD 8. Dezember 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 35

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