SEPIA-DOKUMENTATION Komplexe Automation durch leichte Programmierung SEPIA. CPU-Karte. Stand: KOLTER ELECTRONIC Seite 1

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1 SEPIA-DOKUMENTATION Kmplexe Autmatin durch leichte Prgrammierung SEPIA CPU-Karte Stand: KOLTER ELECTRONIC Tel.: Fax.: Internet: Seite 1

2 Kmplexe Autmatin durch leichte Prgrammierung Persönliche Sicherheit Ihre Sicherheit ist uns sehr wichtig! Installieren Sie daher Kmpnenten immer nur bei ausgeschalteten Geräten. Trennen Sie zur Sicherheit alle Netzkabel, bevr Sie Geräte öffnen, umbauen der erweitern möchten. Zum Schutz vr ESD entladen Sie sich bitte erst an Gegenständen mit niederhmigen Erdptential vr Berührung vn Kmpnenten und/der Gehäusen/Teilen. Sind Sie mit Installatinen und Inbetriebnahmen nicht vertraut, dann veranlassen Sie bitte in Ihrem eigenen Interesse die Installatin durch einen ausgebildeten Techniker bzw. Fachmann durchführen zu lassen. Dies gilt ebens für Reparaturarbeiten der Umbauten. Cpyright / Urheberrechte Alle Rechte vrbehalten. Alle erwähnten Prdukt- und Firmennamen sind Marken der jeweiligen Eigentümer und werden hiermit anerkannt. Irrtum, Druckfehler und Änderungen vrbehalten. Kein Teil dieser Dkumentatin darf in irgendeiner Frm kpiert werden, der bedarf im Ausnahmefall unserer schriftlichen Genehmigung. Bestimmungsgemäße Verwendung Dieses Prdukt ist Teil eines Rechners, welcher in der industriellen Autmatisierung Einsatz findet, der als SBC (Single-Bard-Cmputer) verwendet wird. Die Karte wird in einem EMV-getesteten Gehäuse eingebaut, prgrammiert und mit anderen Mess- und Steuerungseinheiten über geschirmte Kabel verbunden. Aus Sicherheits- und Zulassungsgründen (CE) ist das eigenmächtige Umbauen und/der Verändern des Prduktes nicht erlaubt. Eine andere Verwendung, als die im ersten Satz beschriebene, ist nicht erlaubt. Sicherheitshinweise Bei Schäden, die durch Nichtbeachtung dieser Anleitung verursacht werden, erlischt der Garantieanspruch. Für Flgeschäden, swie bei Sach- und Persnenschäden, die durch unsachgemäße Handhabung der Nichtbeachten der Schicherheitshinweise verursacht werden, übernehmen wir keine Haftung. Prduktsicherheit Beachten Sie vr Mntage und Inbetriebnahme die Bedienungsanleitung der Geräte, die an dieses Prdukt angeschlssen werden sllen. Bitte kntaktieren Sie uns falls Sie Zweifel haben, damit wir mit Ihnen eine rdnungsgemäße Installatin bzw. Inbetriebnahme durchführen können. Beachten Sie dazu alle unsere Sicherheitsregeln, die Sie auf unserer Webseite (Rubrik FAQ) einsehen und ausdrucken können. Link: Technische Angaben Dieses Dkument ist keine endgültige Fassung, da auf Grund neuer Erkenntnisse und Neuentwicklungen, swie neuer Richtlinien, Gesetze und/der Vrschriften, Änderungen erflgen können. Die Firma KOLTER ELECTRONIC behält sich das Recht vr, Änderungen an ihren Prdukten und Dkumenten jederzeit vrzunehmen, die der technischen Weiterentwicklung und/der Verbesserung dienen können. Diese Änderungen werden nicht ntwendigerweise in jedem Einzelfall dkumentiert. Für etwaige technische Fehler, swie für die Richtigkeit aller in dieser Dkumentatin gemachten Angaben, übernehmen wir keine Haftung. Sämtliche Inhalte, Angaben, Daten und Zahlen sind srgfältig ermittelt und nach bestem Wissen und Gewissen zusammengestellt - bleiben jedch unverbindlich. Für Druckfehler, Richtigkeit und Genauigkeit wird keine Gewähr der Garantie übernmmen. Betreffend VDE, EMV und weiterer Schutzmaßnahmen (TAB, UVV) verweisen wir auf unser technisches Handbuch mit dem Titel: Aufbaurichtlinien und allgemeine Infrmatinen zur EMV-gerechten Inbetriebnahme Sllten Sie nch Fragen haben, die in dieser Anleitung nicht beantwrtet werden, s wenden Sie sich bitte direkt an uns, der an den technischen Kundendienst, wher Sie das Prdukt erwrben haben. Vielen Dank für Ihre Aufmerksamkeit. Internet: Seite 2

3 Kmplexe Autmatin durch leichte Prgrammierung Technische Daten zur CPU-Karte - CPU-Karte für parallelen Bus-Betrieb, der als SBC einsetzbar - Zilg CPU Z84C0006/8/10/20PEG, für 4 / 6 / 8 / 10* / 20* MHz Takt (*nur im Bus-Betrieb mit Waitstate-Generatr) - 32kb UV-EPROM, OTP der 32 kb FLASH-Speicher + 8/32kb SRAM - 1x serielle COM, Sub-D 9pl. Buchse, Datentransfer bis 1200 Bd ,2 kbd (16C550 UART) - 1x parallele LPT, Sub-D 25pl. Buchse (für Centrnics -Drucker) - nur eine 5 Vlt Spannungsversrgung nötig (int. DC/DC-Wandler für RS232 COM) - sehr geringe Wärmeentwicklung und kleiner Strmverbrauch ca. 2,5 Watt - keine Zwangsbelüftung ntwendig (smit geräuschlser Betrieb) - Eingebauter Sensr (TMP04) misst die Temperatur im Sckel direkt an der CPU (kalibrierbar über EPROM-Register) - Tn-Ausgabe für Quitierung (kl. Piez Lautsprecher) - grßes CPLD 1032E (skalierbar für weitere Bus-Anpassungen) - 1MB Segmentadresserweiterung für ext. Memry-Karte (BANKEN nach RDK) - starke Bus-Transceiver für hhe TTL-Lasten, Output Drive -15/+64mA - externer RESET-Eingang für WatchDg (siehe Erweiterungskarte) - I/O für synchrnen Master-Clck-Eingang bei Bus-Betrieb - Temperaturbereich Betrieb: (Ecnmy-Serie), Heavy-Industrie: Grad Celsius (andere Temperaturbereiche auf Anfrage, ggf. einzelne Erprbung und Burn-in in Klimakammer) - rel. Luftfeuchtigkeit während Betrieb: < 95%, nicht kndensierend - BIOS mit integriertem BASIC, HDD-OS und Debugger-/Mnitr-Prgramm - flache Bauweise, 3HE, 4TE, 100x160mm Eurpakarte mit 64pl. VG-Leiste - EMV-gerechtes Schaltungsdesign für echte Industrieanwendungen - wahlweise Fertigung in bleifrei RHS-knfrm, der mit Pb (Sn63Pb37) - Kartengröße: 100 x 160 mm (für 19 System, 3HE 4TE) - Einbaulage: vertikal der hrizntal (im Bus-Betrieb vertikal) Internet: Seite 3

4 Kmplexe Autmatin durch leichte Prgrammierung Blckschaltbild LED DC/DC TREIBER COM RS232 TREIBER Z80 CPU ROM RAM TREIBER TON TREIBER TREIBER BUS LPT CP82C55 UART 16C550 OOOO OOOO PGM-PORT ON CPLD isplsi1032e CLK intern OOOO OOOO CLOCK-JUMPER ext. CLK BUS Der SEPIA-Bus verbindet die CPU-Karte mit weiteren Bus-Kmpnenten. Je nach Auslastung werden hhe Leitungskapazitäten erzeugt, welche die CPU bei direkter Beschaltung nicht zu treiben vermag. Daher wurden leitungsstarke Leitungstreiber integriert, welche die erfrderlichen Bus-Ströme bei hher Taktung und Last erzeugen können. Achtung: Bei Nutzung vn Bus-Extendern (Service-Verlängerungskarten) darf die maximale CPU- Taktfrequenz nicht mehr als 8 MHz betragen. Bus-Extender sind i.d.r. nur bis 8 MHz einsatzfähig, da kein 6-Lagen-Multilayer verwendet wird. 2-lagige Bus-Extender dürfen nur bis 4 MHz verwendet werden. Begründung für diese Begrenzung: Keine durchgängige Leiterbahn-Schrimung. CPLD Das CLPD krdiniert sämtliche Signale zwischen System-Bus und der internen CPU-Schaltung. Die Prgrammierung weist feste Memry- und I/O-Adressbereiche zu, bereitet unterschiedliche Clck-Signale auf, erzeugt einen zeitversetzen RESET für die CPU und beinhaltet weitere Lgikschaltungen und Register wie eine Statemachine zur digitalen Erfassung und Berechnung des CPU-Temperatursensrs. Internet: Seite 4

5 Kmplexe Autmatin durch leichte Prgrammierung CPU - Systemadressen: BANKEN-byte 0000h schreiben: hhe Adresse in Segment erzeugen erzeugt MEM A16, A17, A18 und A19 - Adressleitung bit 7 markiert den Eintrag (BANK-Enable) Interrupt-Register 0001h Interrupt-Register auslesen IRQ (4 bit, nur lesen) ist bit 7 = 1, dann wurde nch kein Interrupt erzeugt LPT1 0004h h 1. PIO 8255, Register: PA, PB, PC, Steuerwrt-Betriebsart 0004h Register: PA 0005h Register: PB 0006h Register: PC 0007h Register: Steuerwrt-Betriebsart (für Durcker) COM1 0010h h 1. Serielle 16C550, RS232 Knsle Haupt-Schnittstelle 0010h Register: RBR / THR (Tx / Rx byte) 0011h Register: IER (interrupt enable register) 0012h Register: IIR / FCR (interrupt ident und FIFO cntrl) 0013h Register: LCR (line cntrl register) 0014h Register: MCR (mdem cntrl register) 0015h Register: LSR (line status register) 0016h Register: MSR (mdem status register) 0017h Register: Scratch (wird durch DIP-Schalter ersetzt) 0017h DIP-Schalter Register für Baudrate (nur lesen) CPU Temperatursensr 0018h - 001Ah TMP04 (unterhalb der CPU eingebaut) 0018h Register: lesen: lw-byte 0018h Register: schreiben: Steuerwrt für internen Pulszähler 0019h Register: lesen: high-byte 001Ah Register: lesen: Bit 0-2 fuer Cunter-Ready, Errr, Überlauf Vrbereitet für CP/M ab Rev. 4.0 Stand LPT1 001Ch - 001Fh 1. PIO 8255, Register: PA, PB, PC, Steuerwrt-Betriebsart 001Ch Register: PA 001Dh Register: PB 001Eh Register: PC 001Fh Register: Steuerwrt-Betriebsart (für Durcker) Internet: Seite 5

6 Kmplexe Autmatin durch leichte Prgrammierung Adressierung: I/O, INT, ROM und RAM Speicherbelegung Der Speicher ist in verschiedene Bereiche aufgeteilt, in denen unterschiedliche Arten vn Infrmatinen gespeichert sind. Diese Bereiche sind jeweils s bemessen, dass verschieden grße Prgramme geladen und verarbeitet werden können. Die MEM-Speicheraufteilung ist dazu grundsätzlich in zwei grße Blöcke untergliedert. Da die CPU immer nach einem RESET ab Adresse 0000h startet, befindet sich hier auch der erste Befehl, welcher aus der ROM-Speicherzelle abgearbeitet wird. In der Regel wird zunächst ein Jump-Befehl verwendet, welcher anschließend die Initialisierung des im RAM befindlichen Stapelzeigers mit FFFFh vrnimmt (Hardwareabhänig). Danach flgen weitere Initialisierungen betreffend Hard- und Sftware. Smit ist die Adresse 0000h ein unmittelbarer Kaltstart-Einsprung, welchen man später nch aus einem BASIC-Prgramm, der aus dem Debugger aufrufen kann, hne die RESET-Taste zu drücken. Die CPU unterscheidet klar zwischen I/O- und Memry-Zugriffe. Während der Memry-Bereich 64 KB umfasst, ist der I/O-Bereich mit A0...A7 auf ein Byte = 256 Adressen festgelegt. Beide Bereiche beginnen ab Adresse 0000h. Diese Unterscheidung findet ebens in der Prgrammierung statt. Während der Memry-Bereich sich nur mit Peek und Pke (BASIC) ansprechen lässt, sind die I/O-Adressen im rechten Blck (siehe nächste Seite) nur mit In- und Out- Befehlen adressierbar. Ein integrierter, kmfrtabler Debugger ermöglicht zusätzlich umfangreiche Zugriffe für I/O und Memry und kann zur besseren Prgrammanalyse auch im Einzelschritt betrieben werden. MEM und I/O Die Adressierung erflgt hardwareseitig mit dem /MREQ- und /IORQ-CPU-Signal. Ein Schreiben in den ROM-Bereich ist nicht möglich, da aus einem EPROM nur gelesen werden kann. Der Stapelzeiger verändert seine Zeigerpsitin, während eine laufende Anwendung prgrammspezifische Zwischenergebnisse (Variablen) in das RAM temprär ablegen muss. Der Stapel funktiniert nach dem LILO-Prinzip. Damit wird das letzte, eingeschriebene Ergebnis wieder als Erstes verfügbar sein. (siehe: Push - Pp Z80 Befehlssatz) Echter Interrupt - anstatt IEI/IEO Eine Besnderheit bietet SEPIA bei der Verarbeitung vn Interruptsignalen. Wird die CPU-Karte im Bus-Betrieb verwendet, rganisiert ein im Bus-CPLD befindlicher Interrupt-Cntrller bis zu 15 unterschiedliche Interruptkanäle. Dazu muss die CPU-Karte als Master den Steckplatz 0 verwenden (erster Bus-Stecker links), da alle anderen Steckplätze mit aufsteigender Interruptnummer zunächst umgeleitet werden. Der Interrupt-Cntrller rdnet eingehende Interrupts nach Prirität zu (mit steigernder Interruptnummer fällt die Priität), speichert den jeweiligen Kanal als Zahlenwert in ein IRQ- Zwischenregister und übergibt unmittelbar (in Echtzeit) dazu den Interrupt an die CPU-Karte. Diese verarbeitet anschließend den Interrupt in der Frm, dass zunächst das Zwischenregister auf Adresse 0001h (I/O) ausgelesen wird, um anschließend eine bestimmte (dem Interrupt 038h explizit zugewiesene) Rutine abzuarbeiten. Mit dieser Methde können bis zu 15 verschiedene Bus-Kmpnenten mit je einer anderen Interruptleitung ausgestattet werden, hne die Schaltung zu verändern. Die INT-Prirität wird unmittelbar über die Steckplatznummer entschieden. Smit werden kürzeste CPU-Reaktinszeiten auf verschiedene Ereignisse in Echtzeit individuell verarbeitet. Bei einem CPU-Clck vn 10 MHz liegt die Peridizität unter 2 µs. Dabei werden alle Interrupts bereits ab einer Pulsbreite vn >= 10ns sicher erfasst und durch einen Impulsfrmer an die CPU weitergeleitet. Jede Interruptleitung ist auf dem Bus mit einem Pull-Up Widerstand versehen und smit (wie bei ISA PC-Karten) für Open-Drain-Ausgänge aktiv lw schaltend ausgelegt. SBC-Betrieb Wird die CPU-Karte als SBC (Single-Bard-Cmputer) betrieben, steht lediglich ein Interruptkanal (INT0) zur Verfügung. Da in dieser Betriebsart kein Waitstate über die Bus-Platine erflgt, darf der CPU-Takt max. 8 MHz betragen. Dies gilt ebens für den Bus-Betrieb mit einer passiven VG64 Backplane, die weder über einen Waitstate-Generatr, nch über einen Interrupt-Cntrller verfügt. Abkürzungen: ROM Read-Only-Memry RAM Randm-Access-Memry LILO Last-In-Last-Out MREQ Memry request (Speicherzugriff) IORQ In/Out request (I/O-Zugriff) INT Interrupt Internet: Seite 6

7 Kmplexe Autmatin durch leichte Prgrammierung Speicherbelegung / Memry-Map: M E M I / O 32 KB - ROM 32 KB - RAM FFFFh Stapel High - RAM freier Anwenderspeicher gesamt ca. 31 KB für eigene Prgramme 8000h h Flag-Bereich bsp. RTC Uhr & Datum, Kalt.- / Warmstart - Flag... 7FFFh BASIC Ende BIOS und Advanced - BASIC Debugger 0100h Mnitr 0066h - NMI Vectr 0038h - IRQ Vectr 0000h - Kaltstart Lw - RAM (16k Page) über MMU Segmentadresse in Reg. OUT0 verschiebbar nur mit MEM-Karte bis 1 MB I/O-Bereich Stapelzeiger RESET EXP: 00F0h - 00FFh z.b.v (frei) PRO: 00C0h - 00CFh DAC: 00B8h - 00BFh I/O: 00B0h - 00B7h CNT: 00A0h - 00AFh ADC: 0090h - 009Fh IDE1: 0080h - 008Fh IDE0: 0070h - 007Fh NET: 0060h - 006Fh RTY: 0050h - 005Fh SEP: 0040h - 004Fh RTC: 0020h - 031Fh CPU: 0000h - 001Fh I/O-Adressraum 256 Byte Internet: Seite 7

8 Kmplexe Autmatin durch leichte Prgrammierung Kurzbeschreibung Durch Verlagerung vieler I/O- und Grundfunktinen auf umliegende, intelligente Peripherie und Przessren (bsp. ATMEL Risk-Przessr, x86 Net-Cntrller, PARALAX Prpeller, diverse CPLD mit integrierten Statmachines) wird der SEPIA Hauptprzessr entsprechend stark entlastet, s dass selbst bei einer niedrigen Taktung dennch eine hhe Verarbeitungsgeschwindigkeit besteht. Die CPU-Baugruppe kann auch hne Bus-System mit verschiedenen Quarzszillatren bis 8 MHz direkt als SBC betrieben werden. Bei höherer Taktung > 8 MHz werden die Peripherieschnittstellen über einen zuschaltbaren Waitstate-Generatr vn der Bus-Platine aus gesteuert und ein schneller Zilg Przessr verwendet. Die CPU-Taktrate hat keinen Einfluss auf die Baudrate der ser. Kmmunikatin vn Schnittstellen, da diese unabhänig zum Systemtakt aufbereitet wird. DIP-Schalter geben während des Btens die erste Grundinitialisierung vr. Da bei SEPIA keine Treiber verwendet werden, kann durch direktes überladen der I/O-Register der entsprechende UART für andere Baudraten der Handshake-Prtklle einfach umprgrammiert werden. Die SEPIA-CPU wurde für ein Bus-System entwrfen, dass einem reduzierten VMEbus für 3HE Eurpakarten mit 100x160mm Maßen entspricht. Abwärtskmpatibel zum legendären ECB-Bus wurden jedch nch zusätzliche Leitungen in die Schaltung eingebracht, um eine höhere Perfmance und I/O-Flexibilität zu bieten. Um die CPU-Karte busfähig zu gestalten, werden u.a. vier Leitungstreiber vm Typ verwendet. Der interene Taktszillatr wird für den Stand-alne-Betrieb verwendet. Im Busbetrieb wird hingegen die CPU-Karte über einen externen Master-Clck am CLK- Pin. als Senke angesteuert. Dazu muss künftig ein Jumper ein- gestellt werden, da der Oszillatr für die int. RESET- Aufbereitung und zur Initialisierung vn weiteren Bauteilen benötigt wird. Durch diese Maßnahme liegen alle weiteren Steckkarten parallel in Phase mit dem Clck-Signal und können zudem bis in den unteren Hz-Bereich getaktet werden, um beispielsweise CPU-Einzelschritte bei der Prgrammanalyse zu verflgen. Die CLK-Karte (letzte Steckeinheit rechts am Bus) verfügt zusätzlich über eine variable Terminierung ähnlich SCSI, die bei Industrie-Applikatinen immer vrhanden sein sllte, um HF- Reflektinen, Transienten der Glitches zu verhindern, der wirksam zu bedämpfen. Ein Übersprechen der Signalleitungen lässt sich durch Nutzung einer dppelseitigen- der Multilayer-Bus-Platine, welche über durchgängige HF-Kupferflächen verfügt, am besten vermeiden. Mit diesen, einfachen, schaltungstechnischen Maßnahmen wird bereits eine sehr hhe EMV-Störsicherheit verwirklicht. Viel Wert wurde zudem auf eine recht aufwendige RESET-Schaltung im CPLD gelegt, um einen sehr sicheren Kaltstart bei zuschalten der Spannungsversrgung, der bei Bedienung des RESET-Tasters zu gewährleisten. Über einen Watch- Dg (auf der SER-PAR-RTC-Karte enthalten) kann der RESET bei Time-Out erflgen, da diese Signalleitung auf dem Bus anliegt. Dieses Signal (GND schaltend) kann zudem für eine Meldeleitung Verwendung finden, der angeschlssene Geräte neu mitinitialisieren (save-mde für Wiederanlauf). Eine LED gibt Auskunft über die erflgreiche Initialisierung der Karte. Ein kl. Piez-Lautsprecher dient als akustisches Quitierungssignal und kann mit dem Befehl XPBELL in Tnhöhe und Tnlänge variiert werden. Daneben gibt es den Befehl BEEP, welcher einen einfachen Tn erzeugt, swie RINGBELL, welcher zusätzlich den Steuercde 07h (ASCII-Zeichen für BEL) auf COM1 überträgt. Ein im Sckel angebrachter Sensr misst die Temperatur direkt am Chip-Gehäuse mittig unter der CPU. Die Impulsauswertung des Sensrs (TMP04) übernimmt dabei der CPLD-Baustein mit einer triggerbaren Statemachine in 50ms Abständen. Zur Messung sind daher nur wenige Cdezeilen nötig, um die Temperatur in Grad-Celsius zu berechnen. Einfaches Prgrammierbeispiel: 100 CLS : LOCATE 10,5 110 PRINT CPU-Temperatur = ; : XGETEMP Die Prgrammierung der CPU-Karte erflgt über die frntseitige V24-Schnittstelle, welche als Mdem mittels 9pl. SUB- D 1:1 Kabel mit einem Terminal, PC der Ntebk verbunden wird. Ist am Rechner kein RS232- Anschluss vrhanden, kann ein USB-RS232-Adapter als vituelle COM-Schnittstelle eingesetzt werden. Über ent- sprechende PC-Terminal- Sftware wird die CPU-Karte direkt mit Advanced-BASIC prgrammiert. Dazu gibt es verschiedene Terminal-Sftware (z.t. auch kstenls) im Internet. Zur seriellen Kmmunikatin dienen zwei zusätzliche Handshake-Leitungen: RTS und CTS. Mit DIP-Schalter 1+2 lässt sich die Baudrate der Knsle auf 1.200, 9.600, der kbaud vr dem Bten einstellen. Die parallele LPT-Schnittstelle (25pl. Buchse) dient als nrmale Druckerschnittstelle gemäß Centrnics nach IEEE1284. Sie arbeitet beispielsweise als Prtkllschnittstelle (ua. mittels Print# -Befehl), wmit sich auch das BASIC-Listing der andere Bildschirmausgaben einfach ausdrucken lassen. Da sich hinter der LPT-Schnittstelle ein PPI-8255 verbirgt, können diese Anschlüsse auch für andere E/A-Aufgaben mit TTL-Pegel herangezgen werden. Internet: Seite 8

9 Kmplexe Autmatin durch leichte Prgrammierung Stabilität Um die Stabilität des Systems bereits im Vrfeld zu testen wurden harte Stressprüfungen unter extremen Temperaturen und CPU-Belastungen bei Übertaktung vn 120% erflgreich durchgeführt, denn mit dieser Methde lassen sich Schwächen im Schaltungsdesign der in der Kmmunikatin sfrt aufdecken. Dies sll jedch nicht Anlass geben, das System der die CPU-Karte vn Anfang an zu übertakten. Nähere Angaben zu den Belastungstests werden jedch erst nach Freigabe und Abschluss aller Kartendesigns erflgen. Betrieb mit Erweiterungen Eine zweite Erweiterungskarte bietet neben einem WDC und RTC (für Datum und Uhrzeit), zusätzlich je einen COM- und LPT-Prt, die der Nutzer frei prgrammieren kann. Mit DIP-Schalter 4 wird auf der CPU-Karte der interne 64k Memry-Bereich gesperrt (disabel), sdass der Bus mit Steckverbinder gemäß DIN41612 extern über den gesamten Speicherbereich verfügen kann. Damit werden beispielsweise größere Prgramme (der später CP/M?) über die externe 1MB Speicherkarte wie eine virtuelle Flppy ladefähig. Diese Adressleitungen (A16..A19) werden durch ein Segmentregister + BANKEN-Signal auf OUT0 und Bit7 erzeugt. Wer gleich mehrere Prgramme in der EPROM-Bank ablegen möchte, kann die Umschaltung über dieses Register selbst vrnehmen und per Jump-Befehlanschließend aufrufen. Hierzu sind jedch Fachkenntnisse in der speziellen Prgrammierung vn Mikrelektrnik erfrderlich. Die max. Speichergröße der Memry-Karte beträgt 512k x 8 (EPROM) + 512k x 8 (SRAM), swie zusätzliche 32k bzw. 128k für das Bt-EPROM, welches nach dem Start ab Adresse 0100h wieder ausgeblendet wird. Diese Vrgehensweise ist für spätere Betriebsystem- änderungen (bsp. auf CP/M, ZDOS, K- DOS) ntwendig. Wer diese Optin nicht nutzen möchte, belässt den Schalter 4 auf ON und verwendet den internen Speicher auf der CPU-Karte. Ein IDE-Interface ermöglicht den Zugriff auf Festplatten der mderne Speichermedien (bsp. SSD, CF, SD...) gem. ATA Spezifikatin, um z.b. eigene Prgramme abzuspeichern. Eine zusätzliche Ethernet-Netzwerkkarte mit PS/2 Tastatur- und serieller TTL-COM für LCD- Anschluss ermöglicht einen unabhängigen Hst-Betrieb. NEU: Bt-Manager Das SEPIA-BASIC-ROM verfügt ab BIOS Versin 4.0 über einen neuen Bt-Manager. Über das erste Bt-Menue (n.d. Einschalten) kann künftig mit Taste C ein weiterer Urlader auf der MEM-Karte gestartet werden, falls ein min. 64 kb grßes SRAM auf der Karte bestückt ist. Enthalten die im zweiten EPROM hinterlegten Daten den SEPIA IPL CP/M-lader, wird das Betriebssystem ab Adresse 0 neu gestartet. Der Start-Vectr wird im CPLD der CPU-Karte auf I/O-Adresse 1Bh DATA-Bit 0 s lange zwischengespeichert, bis eine Spannungsunterbrechung (kmpl. abschalten des Rechners) das Bt-Flag zurücksetzt der ein Prgramm das Flag überschreibt. Verschiedene Utility-Prgramme (CP/M) können beispielsweise einen echten Hardware-Reset auslösen, der den Bt-Vectr neu beschreiben. S kann ein fliegender Wechsel zwischen SEPIA RT-ZBAS mit Bt-Menue und CP/M stattfinden. Einzig die im IDE-Schacht enthaltene CF-Karte gilt dabei auszutauschen, da beide Systeme mit verschiedenen Sektr-Speicherstrukturen arbeiten. Während dieser Knfiguratin können jedch die im BASIC enthaltenen Speicherfunktinen wie XSEG, XPEEK und XPOKE nicht genutzt werden. Erwähnenswert ist, das alle Sektren auf dem CP/M-Datenträger mit dem SEPIA-Debugger betrachtet und verändert werden können, swie die Möglichkeit besteht, unter CP/M ein anderes BASIC, Turb-Pascal, C, Frtran.a. Prgrammiersprachen (bei entsprechenden Lizenzen) zu nutzen. Internet: Seite 9

10 Kmplexe Autmatin durch leichte Prgrammierung Taster, Anschlüsse, DIP-Schalter und Jumper CPU-Karte, SEPIA Rev. 3 mit Temperatursensr TMP04 RESET-Taster S1 ffen > RUN default S1 clse > RESET (manueller Taster - ptin) DIP-Schalter ON & 2 für Baudrate 1 = OFF + 2 = OFF = ON + 2 = OFF = OFF + 2 = ON = ON + 2 = ON 115,2 kbd default 3 = OFF COM1 (Knsle) default 3 = ON COM3 (COM1 jetzt für andere frei) 4 = ON interne MEM-Speicher default ** 4 = OFF ext. Speicherkarte mit ROM & RAM (bis Rev. 4.0) 4 = ON Dircet-RIO, startet sfrt Remte-I/O-Betrieb 4 = OFF Nrmal-Betrieb, Start über Bt-Manager default Jumper 1 SBC-Betrieb (hne Bus) JCK1 PIN int. Oszil.-Clck an CPLD JCK1 PIN SBC-Betrieb mit int. Clck JCK1 PIN ffen Bus-Betrieb JCK1 PIN int. Oszil.-Clck an CPLD default (strmsparend) der: PIN ext. Clck an CPLD (höherer Takt am CPLD) JCK1 PIN ext. Clck vn Master-Clck-Karte default JCK1 PIN ffen Sndereinstellung bei Bus-Betrieb hne Master-Clck-Karte JCK1 PIN schaltet int. Oszillatr auf den Bus. VORSICHT: Fan-Out beachten (wird nicht empfhlen) Sndereinstellung zur Messung der CPU-Temperatur über externe Schaltung JCK1 PIN Temperatursensr auf den Bus schalten Hinweise: SBC CPLD int. Clck Baudrate = Single-Bard-Cmputer (Inbetriebnahme hne Bus und hne Master-Clck-Karte) = Lgik-IC mit spez. Firmware = Quarzszillatr auf der CPU-Karte = Transfergeschwindigkeit der seriellen Schnittstelle Mit DIP-Schalter 3 kann die COM1 Schnittstelle auf COM3 umgeleitet werden, sdass andere Karten mit COM1-Einstellung als Knsle betrieben werden können. Festlegung durch den Administratr. Internet: Seite 10

11 SEPIA-DOKUMENTATION Kmplexe Autmatin durch leichte Prgrammierung S1 RESET LED CPU Tngeber ROM JP1 RAM JP2 Bus-Treiber JP4 LPT 1 Oszillatr COM pl. A/C Bus JP3 DC/DCWandler PIO 8255 Jumper COM 16C550 DIP-Schalter CPLD Jumper-Feld JP1 JP1 PIN PIN KB UV-EPROM 27256, Emulatr 64 KB (27512) / FLASH-ROM / OTP default JP2 JP2 PIN PIN KB SRAM 32 KB SRAM default JP4 JP4 PIN PIN Disabel Data-Bus (nur SBC Betrieb) Enable Data-Bus permanent default JP3 Mit Jumper JP3 kann eine Brücke vn Sub-D 9pl. Steckverbinder Pin. 9 auf +5 Vcc der +12 Vlt vm DC/DC-Wandler gelegt werden, um eventuell externe Verbraucher zu versrgen. Dieser Anschluss ist nicht abgesichert. Die Belegung ist dem Schaltplan zu entnehmen. Der RESET-Taster auf S1 wird nur im SDB-Betrieb benötigt, da im Bus-Betrieb der RESET autmatisch erflgt und zusätzlich über einen Taster auf der CLK-Karte ausgelöst werden kann. KOLTER ELECTRONIC Tel.: Fax.: Internet: Seite 11

12 Kmplexe Autmatin durch leichte Prgrammierung Pinbelegung vn LPT- und COM-Schnittstelle Achtung an Pin. 9 9pl. Sub-D Buchse 1 DCD 2 TXD 5 3 RXD DSR GND DTR CTS 8 RTS 9 n.c. / +5 / +12 Vlt ut (Jumper JP3) 1 25pl. Sub-D Buchse 1 Strbe 2 D0 3 D1 4 D2 5 D3 6 D4 7 D5 8 D6 9 D7 10 ACK 11 BUSY 12 PE 13 n.c GND Internet: Seite 12

13 Kmplexe Autmatin durch leichte Prgrammierung Bus-Interface Das SEPIA CPU-Bus-Interface besteht im wesentlichen aus den Leitungstreibern für Daten-, Adreßund Steuerbus, swie der Takterzeugung (4 MHz Oszillatr für int. CPLD-Timing) und dem Eingang für den Systemtakt (bis zu 20 MHz) quasi als Senke zur phasentreuen, synchrnen Taktung mit weiteren ECB Bus-Karten. Das gesamte Timing ist insgesamt sehr straff mit dem Bus und weiteren Kmpnenten abgestimmt, s dass die Nutzung der CLK-Karte am Bus-Ende (rechter Steckplatz) mit den verwendeten Terminatren (SCSI-Abschlusswiderstände) zwingend vrgeschrieben ist. Möchte man eigene ECB-Karten für SEPIA entwickeln, müssen mögl. schnelle F/ABT-Halbleiter eingesetzt werden, der eine höhere Anzahl vn Waitstates eingestellt werden (4er DIP-Schalter auf Bus-Platine zuständig). Die maximale CPU-Bus-Frequenz beträgt 20 MHz. Daher sind auch schnelle EPROMs & RAMs unerlässlich, wie beispielsweise bei der ext. MEM-Karte verwendet. Eine spezielle Schaltung veranlasst die MEM-Karte mit einem weiteren Bt-Lader (IPL) und 128 kb SRAM auszustatten. Wird der Ausbau in dieser Frm genutzt, kann CP/M 2.2 über den SEPIA Bt- Manager mit Taste C manuell nachgeladen werden. Ein Flip-Flp im CPLD schaltet dazu den gesamten CPU-Speicher (EPROM + SRAM) ganz ab und mit der nächsten Takt-Flanke auf den externen MEM-Speicher um. Daher können bei Verlassen vn CP/M 2.2 (mit GOBAS.COM) auch bestehende Prgramme im CPU-SRAM wieder ausgeführt werden, hne das der Speicher auf der MEM-Karte überschrieben wird. Mit Taste C und GOBAS.COM ist daher zu jeder Zeit ein fliegender Wechsel zwischen RT-ZBAS und CP/M (in beide Richtungen) möglich, hne Speicherzustände bzw. geladene Prgramme zu verändern. I/O-Adressen, welche auf der CPU-Karte direkt verwendet werden (bsp. COM, LPT, Temp.-Sensr), sind in der Adressierung zum Bus hin ausgeschlssen, s dass keine Knflikte durch Dppelvergabe mit anderen Erweiterungen entstehen können. Die hier genzutzen I/O-Halbleiter arbeiten i.d.r. mit Frequenzen vn 10 MHz der 16 MHz. Ein Waitstate stellt sicher, dass diese Bauteile nur mit 10 MHz betrieben werden und smit nicht überfahren werden. Der hier eingestellte Waitstate gilt jedch nur für diese speziellen I/O-Adressen und nicht für das gesamte Bus-System. Damit werden unnötige E/A-Verzögerungen in der Gesamtgeschwindigkeit vermieden. Zudem wird auf diese Weise im Interruptbetrieb eine echte Bus-Kmpatibilität zum 20 MHz Z84C0020 Przessr erreicht. Die Ansteuerung externer l/o-karten über den SEPIA-Bus erflgt durch direkte INP und OUT Befehle hne Page-Segmentrierungen. Daher werden diese Zugriffe immer unmittelbar in Echtzeit ausgeführt. Alle Prt I/O-Adressen liegen zwischen 0 - und (00h - FFh). Dies dürfte in den meisten Anwendungsfällen bei SPS, PAC, MSR... swie für viele Autmatisierungen mehr als ausreiched sein. Das schnelle BIOS macht den Unterschied! Man glaubt fast, bei SEPIA handelt es sich um einen schnellen 386er DOS-Rechner. Internet: Seite 13

SEPIA. IDE-Karte. KOLTER ELECTRONIC Tel.: 02235-76707 Fax.: 02235-72048 e-mail: service@pci-card.com Internet: http://www.kolter.de.

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