Grundlagenlabor Digitaltechnik GRUNDLAGENLABOR DIGITALTECHNIK VERSUCH 4 VERSUCHSTHEMA FLIP-FLOPS ALS ZÄHLER PROTOKOLLANT/ -IN

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1 Grundlagenlabor Digitaltechnik Prof. Dr.-Ing. Walter Anheier Institut für Theoretische Elektrotechnik und Mikroelektronik Universität Bremen ITEM GUNDLAGENLABO DIGITALTEHNI VEUH 4 VEUHTHEMA FLIP-FLOP AL ZÄHLE POTOOLLANT/ -IN WEITEE GUPPENMITGLIEDE VEUHWOHE: VEUHTAG: VEUHGUPPE: VOTETAT O NO DATUM: BETEUE: TETAT O NO DATUM: BETEUE:

2 1 Flip-Flops als Zähler 1.1 Motivation / Lernziel In der ignalverarbeitung ist es oft erforderlich ignalzustände über die Dauer ihres Auftretens hinaus festzuhalten. Elektronische chaltungen und Bauelemente, die eine derartige Aufgabe erfüllen können, werden als ignalspeicher bezeichnet. Grundelement dieser ignalspeicher sind bistabile ippglieder. ie werden auch bistabile ippstufen oder Flip-Flops genannt. Die bedeutende olle von Flip-Flop-chaltungen in der Digitaltechnik wird noch durch ein weiteres Anwendungsgebiet deutlich. Mit Hilfe Bistabiler ippstufen ist es möglich Zählerschaltungen aufzubauen, die in allen Bereichen der Digitaltechnik breite Anwendung finden. o zum Beispiel in digitalen Zeit-, Frequenz- und pannungsmessern wie in der gesamten elektronischen Datenverarbeitung, der trahlungsmeßtechnik, den elektronisch gesteuerten Werkzeugmaschinen, den modernen Wähleinrichtungen im Fernmeldewesen usw. Es ist deshalb sinnvoll, sich mit der Technik solcher Zählerschaltungen vertraut zu machen. Lernziel der Versuchsvorbereitung ist es, das Flip-Flop als digitales Bauelement sowie die Entwurfsverfahren für Zählerschaltungen kennenzulernen. Beim Labortermin ist eine Zählerschaltung praktisch zu realisieren. 1.2 Einleitung Zur Vorbereitung auf den Versuch wird zunächst die Funktionsweise eines peichergliedes erklärt. Insbesondere wir auf das -Flip-Flop eingegangen, das als -Master-lave-Flip- Flop eine zentrale olle in der Digitaltechnik einnimmt. Das im Versuch benutzte Flip-Flop ist flankengesteuert und eignet sich sehr gut für den Zähler, der mit Hilfe der Flip-Flops aufgebaut werden soll. 1.3 Flip-Flops Allgemeines Bistabile ippstufen haben grundsätzlich zwei (bi = zwei) stabile Zustände, einen etzzustand und einen ücksetzzustand. Bild 1 zeigt das allgemeine chaltzeichen für ein bistabiles ippglied. etzeingang ücksetzeingang peicherausgang peicherausgang Abb.: 1 Allgemeines chaltzeichen -Flip-Flop Laut Definition befindet sich das Flip-Flop im etzzustand, wenn am Ausgang ein 1-ignal und am komplementären Ausgang das 0-ignal anliegt. Es befindet sich dagegen im ücksetzzustand, wenn am Ausgang das 0-ignal und am Ausgang das 1-ignal liegt. Über den etzeingang (von set = setzen) kann der peicher durch ein entsprechendes ignal in den etzzustand gebracht werden. Man bezeichnet diesen Vorgang als "etzen" des peichers. Der etzzustand bleibt auch dann weiter erhalten, wenn das etzsignal nicht mehr eite 1

3 vorhanden ist. In den ücksetzzustand kann das bistabile ippglied dann nur noch durch ein entsprechendes ignal am ücksetzeingang (von reset = rücksetzen) gebracht werden. Dieser Vorgang wird als ücksetzen des peichers bezeichnet. Auch der ücksetzzustand bleibt erhalten, wenn das ücksetzsignal nicht mehr vorhanden ist. In der ignalverarbeitung werden insbesondere drei verschiedene Ausführungen von ignalspeichern eingesetzt. -ippglieder D-ippglieder -ippglieder ie unterscheiden sich jedoch im wesentlichen nur durch die Art der Ansteuerung und der Auslösung des ippvorganges von dem einen stabilen Zustand in den anderen stabilen Zustand. Im Folgenden sollen - und -ippglieder näher behandelt werden ippglieder Das einfachste Element zur peicherung eines logischen ignals ist das -ippglied. Es besitzt mindestens zwei Eingänge, und zwar den etzeingang und den ücksetzeingang. Die Eingänge und sind statische Eingänge. ie reagieren genau wie die logischen chaltungen auf anliegende pannungspotentiale. Vorhanden sind weiterhin mindestens ein peicheraus-gang, oft auch noch der dazugehörige komplementäre Ausgang. Bild 2 zeigt die chaltung eines -Flip-Flops aufgebaut aus NAND-Gattern. Abb.: 2 -Flip-Flop aus NAND-Gattern Die Funktion des Flip-Flops wird aus der Funktion der Gatter ersichtlich. oll das ippglied aus dem Zustand = 0 in den Folgezustand 1 = 1 geschaltet werden, so wird auf "low" gelegt. Wenn das ippglied umgekehrt von Zustand = 1 auf 1 = 0 wechseln soll, wird Eingang auf low gelegt. In beiden Fällen nimmt 1 wie erwähnt komplementierte Werte an. Bei der in Bild 2 angegebenen ealisierung eines -Flip-Flops mit NAND-Gattern behalten die Ausgänge und 1 ihre Werte bei, wenn beide Eingänge auf den HIGH-Pegel gelegt werden. Für den Fall daß beide Eingänge gleichzeitig LOW-Pegel führen, zeigen die Ausgänge beide HIGH-Pegel. Der Zustand des Flip-Flops ist nicht mehr definiert, wenn direkt anschließend beide Eingänge in den LOW-Pegel wechseln. Deshalb wird festgelegt, daß dieser chaltzustand nicht erlaubt ist. eite 2

4 Aus diesen Betrachtungen ergibt sich die Funktionstabelle eines -Flip-Flops aus NAND- Gattern: k k k k1 k verbotener Zustand verbotener Zustand Da das etzen und ücksetzen des -Flip-Flops sich unmittelbar auf die Ausgänge auswirkt, nennt man die Eingänge und asynchron und das -Flip-Flop ein asynschrones Flip- Flop. Der Ausgang des Flip-Flops gibt immer die letzte Aktion (etzen oder ücksetzen) an. Ein Flip-Flop kann also eine Information speichern Taktzustandsgesteuertes -Flip-Flop Ein taktzustandsgesteuertes -Flip-Flop hat außer den etz- und ücksetzeingängen und noch zusätzlich einen Takteingang. Wenn HIGH-Pegel führt, reagiert das taktzustandsgesteuerte -Flip-Flop wie ein asynchrones -Flip-Flop. Befindet sich auf LOW-Pegel, bleiben die Zustände an den Eingängen unberücksichtigt, beziehungsweise der Zustand des Flip-Flops bleibt unverändert. Beachte :, nicht mehr,! Abb.: 3 Taktzustandsgesteuertes -Flip-Flop aus NAND-Gattern Abb.: 4 Allgemeines chaltzeichen Abbildungen 3 und 4 zeigen die chaltung eines taktzustandsgesteuerten -Flip-Flops mit NAND-Gattern beziehungsweise das zugehörige chaltsymbol Master lave--flip-flop Beim taktzustandsgesteuerten -Flip-Flop wirken sich Änderungen der ignale an den Eingängen und sofort auf die Ausgänge aus, wenn HIGH-Pegel führt. Das Flip-Flop ist eite 3

5 transparent. Durch zwei hintereinandergeschaltete taktzustandsgesteuerte -Flip-Flops, an deren Takteingängen komplementäre ignale liegen, wird erreicht, daß die Ausgänge und ihren Pegel nur ändern, wenn der Takt von 1 nach 0 schaltet, also bei einer negativen Taktflanke von. Diese Anordnung heißt Master-lave-Flip-Flop. 1 ' ' Abb.: 5 Master-lave--Flip-Flop Abb.: 6 Allgemeines chaltzeichen Abbildung 5 zeigt die chaltung und Abbildung 6 das chaltsymbol. Während =1 ist das zweite Flip-Flop gesperrt (lave), da an seinem Takteingang der LOW-Pegel anliegt. Gleichzeitig wird der Zustand des ersten Flip-Flops (Master) durch die - und -Eingänge beeinflußbar. Ändert sich der Pegel am Takteingang von logisch HIGH nach LOW, übernimmt das lave-flip-flop den Zustand des Masters. Gleichzeitig wird der Master verriegelt und kann seinen Zustand nicht mehr ändern. Ändert sich der Pegel am Takteingang anschließend von LOW nach HIGH, wird das lave-flip-flop gesperrt, so daß der Zustand des lave-flip-flops zwischen zwei negativen Taktflanken unverändert bleibt Master-lave--Flip-Flop Die im Master-lave--Flip-Flop enthaltenen einfachen -Flip-Flops haben immer noch den Nachteil, daß unter Umständen unbestimmte Zustände auftreten können. Im Falle des Master-lave--Flip-Flops wird bei anliegender Eingangskombination, =1 durch den Wechsel des Taktes der Verboten Übergang von ', '= 0 nach ', '=1 sogar unvermeidbar erzeugt. Durch Vorschalten zweier AND-Gatter vor ein wie oben beschriebenes Master-lave-- Flip-Flop erhält man ein sogenanntes Master-lave--Flip-Flop, dessen Übergang in einen nicht definierten Zustand durch die ückkopplung vermieden wird (siehe Abb. 7). Die Gatter sind so verdrahtet, daß das Master -Flip-Flop immer dann auf einen dem lave entgegengesetzten Zustand gesetzt wird, wenn beide Eingänge und auf HIGH liegen. Das Bild 7 zeigt die chaltung eines Master-lave--Flip-Flops, Bild 8 das entsprechende chaltsymbol. Durch die zusätzlichen Gatter werden unerlaubte Zustände für Master- und lave-flip-flops unabhängig vom Zustand der Eingänge und ausgeschlossen. eite 4

6 Abb.: 7 Master-lave--Flip-Flop Abb.: 8 allgemeines chaltzeichen Das -Flip-Flop hat damit zwei entscheidende Vorteile gegenüber den zuvor beschriebenen -Flip-Flops: Zum einen wechselt das Flip-Flop zu einem genau festgelegten Zeitpunkt (flankengesteuert) in den Folgezustand, zum anderen existieren keine verbotenen Zustände (vergl. Funktionstabelle M--FF). Liegen die Eingänge und auf logisch HIGH, wird bei der nächsten Taktflanke der Ausgangszustand invertiert. Das Flip-Flop funktioniert dann wie ein Frequenzteiler. In der Praxis wird das Flip-Flop nicht aus separaten Logikgattern aufgebaut, sondern steht als integrierter Baustein in vielen verschiedenen Varianten zur Verfügung. Im vorliegenden Versuch wird der Baustein N7473 verwenden, der zwei -Flip-Flops enthält Masse N7473 2x -Flipflop mit -Eingängen U B 5 Abb.: 9 Pinbelegung N7473 Abb.: 10 allgemeines chaltzeichen 6 7 eite 5

7 Zustandstabelle -Flip-Flop 1.4 ynthese einer chaltung am Beispiel eines 3-Bit-Zählers In den vorangegangenen Abschnitten ist die Funktionsweise eines -Flip-Flops erklärt worden. Nun wird ein 3-Bit-Zähler auf Basis von Flip-Flops entworfen. Ein binärer 3-Bit-Zähler zählt bei jeder positiven Taktflanke aufwärts von 0 bis 7, da er mit 3 Flip-Flops 2 3 = 8 Zustände darstellen kann. Ist der Zählerstand IEBEN (Binärkombination = 111) erreicht, springt er wieder auf den Wert NULL (Binärkombination = 000). Die ealisierung des Zählers soll mittels -Flip-Flops erfolgen. Zum peichern der 8 Zustände werden 3 Flip-Flops benötigt, an denen der binäre Zählerstand parallel jeweils an den -Ausgängen abgegriffen werden kann. Zustandsfolgetabelle: In der Zustandsfolgetabelle sind die acht speicherbaren Zustände dargestellt, die mit 3 Flip- Flops realisiert werden können. Links stehen die Zustände der einzelnen Flip-Flops, beziehungsweise das am Ausgang anliegende ignal. echts die Folgezustände nach einem Zählimpuls, gekennzeichnet durch ein " ". Die Bedingungen der einzelnen Folgezustände können als Formeln dargestellt werden: = = = Vereinfacht mit Hilfe der Boole schen Algebra: eite 6

8 0 = 0( ) = 0( 2( 1 1) 2( 1 1)) 0 = 0( 2 2) = 0 0 = 1 (1) = 1 = = ( ) ( ) = = ( ) = ( ) = ( ) Für die Ansteuerung eines -Flip-Flops gilt im allgemeinen: = das heißt, der Folgezustand ist nur =1, wenn Ausgang vorher 0 war und an eine 1 liegt oder wenn Ausgang auf 1 lag und am -Eingang eine 0 liegt. Es kann nun berechnet werden, wie und angesteuert werden müssen, damit die drei Flip- Flops einen Zähler ergeben. eparierung der Eingänge des ersten Flip-Flops: = für = = für = 1 In (1) wird die oben hergeleitete Bedingung für 0 eingesetzt: = 0 0 Nun 0 = 0 setzen und man erhält für die Ansteuerung des -Eingangs des ersten Flip-Flops: 0 = 1 Gleichermaßen für den -Eingang: Mit 0 = 1 ergibt sich: = = 1 Es zeigt sich, daß die Eingänge und des ersten Flip-Flops an eine dauerhafte 1, also an Versorgungsspannung gelegt werden. Nach dem gleichen chema wird für die Eingänge der anderen beiden Flip-Flops verfahren: 1 = 1 für 1 =0 = eite 7

9 1 = 0 setzen: = 1 0 Der -Eingang des zweiten Flip-Flops wird an den -Ausgang des ersten Flip-Flops angeschlossen. = für = = = 1 setzen: = 1 0 Eingang 1 des zweiten Flip-Flops wird auch an den -Ausgang des ersten Flip-Flops angeschlossen. Für das dritte Flip-Flop ergibt sich: 2 = 2 für 2 =0 = = für = = = = 001 = = Die -Ausgänge der ersten beiden Flip-Flops werden jeweils UND-Verknüpft an die Eingänge und angeschlossen. 2 2 chon bei der Anzahl von drei Variablen hat man bei der Bestimmung der Eingangsbelegungen einiges zu rechnen. Wird mit mehr Flip-Flops gearbeitet, wird die beschriebene Methode sehr aufwendig. Ein weitaus rationellere Methode zur Bestimmung der Eingangsbelegungen ist das Arbeiten mit arnaugh-diagrammen. Anhand des Beispiels wird diese Vorgehensweise erläutert. Die Bedingungen für den Folgezustand 2 werden in das Diagramm eingetragen: 2 0 eite Abb.: 11 2

10 In der Abbildung 11 ist das arnaugh-diagramm für die Variable 2 zu sehen. Nebeneinanderliegende Einsen werden zusammengefaßt. Damit können direkt die vereinfachten Bedingungen abgelesen werden und umständliche Vereinfachungen mit Hilfe der Boole schen Algebra entfallen. 2 = Nach eparierung der Eingänge und Einsetzen 2 = 0 für den Eingang 2, beziehungsweise 2 = 1 für den Eingang 2 sind die Ergebnisse schnell bestimmt. Abbildung 12 zeigt den mit Hilfe beider Methoden entworfenen Zähler. Takt (lock) 0 1 Betriebsspannung 2 Abb.: 12 Parallelgetakteter Zähler (ynchronzähler) 2 Versuchsvorbereitung Es soll die Funktionsweise der einzelnen peicherglieder verstanden sein, soweit diese in diesem kript beschrieben ist. Außerdem sollen folgende Aufgaben A1-A3 vorbereitet werden. A 1: Es soll eine synchrone Zählerschaltung synthetisiert werden, die von 0 bis 63 zählen kann. Die Zählerschaltung ist zunächst gemäß des angegebenen Beispiels als parallel getakteter ynchronzähler zu synthetisieren. Bei der ynthetisierung sollen arnaugh-diagramme verwendet werden. Es kann dabei angenommen werden, daß die Folgezustände der Flip-Flops nur von den Zuständen des jeweiligen Flip-Flops und aller davor liegenden Flip-Flops (im inne der Zählerwertigkeit) abhängig sind. Von erkannten egelmäßigkeiten kann, mit Begründung, Gebrauch gemacht werden. A 2: Ferner ist der Aufbau des Zählers als Asynchronzähler zu beschreiben. Für diesen Zähler soll die frequenzteilende Eigenschaft der -Flip-Flops ausgenutzt werden. A 3: In den Verdrahtungsplan, Abbildung 13, ist die Verdrahtung des asynchronen Zählers einzuzeichnen. Die Verdrahtung soll einseitig auf der Platinenunterseite mit isoliertem Draht ohne reuzungen durchgeführt werden. Alle eset- Anschlüsse sind miteinander zuverbinden, aber es dürfen an jeden Anschluss des TTL-Bausteins nur max. 2 Drähte angeschlossen werden. eite 9

11 3 Versuchsdurchführung Die Zählerschaltung ist gemäß des angefertigten Verdrahtungsplans zu verlöten. 3.1 Funktionsprüfung Die chaltung wird an die Betriebsspannung angeschlossen und der Eingang des Zählers mit einer Frequenz von 1kHz getaktet. Die Funktionsweise der Zähl- und Frequenzteilerschaltung ist zu prüfen, in dem der 1kHz-Takt auf anal A und nacheinander jeder Ausgang 0 bis 5 auf anal B dargestellt wird. A 4: Auf welche Flanke triggern die FF des 7473-Bausteins? A 5: ann durch diese Messung ein Verdrahtungsfehler bei der Verbindung des - Ausgangs anstatt des -Ausgangs mit dem nachfolgenden Takteingang erkannt werden? Begründen ie ihre Antwort!. 3.2 Ermitteln der Durchlaufzeit eines FF s Zur Ermittlung der Laufzeit eines FF s ist es zunächst notwendig die High-Low-chwelle des Takteingangs zu ermitteln. Diese beträgt laut Datenblatt 0,8V. Nun kann die Zeit, vom der Erkennung der fallenden Taktflanke bis am Ausgang eine entsprechende Flanke für das nächten FF auftritt, gemessen werden. Dazu wird die fallende Flanke des Ein- und Ausgangs eines FF s auf dem Oszillokop dargestellt und die Zeit gemessen, die von erreichen der 0,8V-chwelle des Eingangs bis zur 0,8V-chwelle des Ausgangs vergeht. P 1: Es soll die Durchlaufzeit des ersten FF s ausgedruckt und gemessen werden. A 6: Was sagt diese Messung über die max. Taktfrequenz dieses Zählers und eines ynchronzählers aus?. 3.3 Ermitteln der Durchlaufzeit des gesamten Zählers/Frequenzteilers P 2: Ermitteln sie die Durchlaufzeit des Zählers von der 0,8V-chwelle des Eingangs des ersten FF bis zum Ausgang des letzten FF. A 7: Worin besteht der Unterschied bei der Verwendung der chaltung als Frequenzteiler und als Zähler?. A 8: Bis zu welchen Taktfrequenzen läßt sich diese chaltung theoretisch ohne Fehler als Frequenzteiler und Zähler einsetzen? 4 Versuchsprotokoll Zum Protokoll gehören unter anderem: urze Einleitung: Was wurde gemacht? Die vollständige Versuchsvorbereitung, d.h. alle Aufgaben A1-A3 urze Beschreibung des Versuchsablaufs: Wie wurde vorgegangen? Dokumentation der Versuchsergebnisse mit allen Aufgaben A4-A8 ämtliche beschriftete Ausdrucke P1-P2 aus denen Ersichtlich ist, wie die ermittelten Werte gemessen wurden. eite 10

12 5 Verdrahtungsplan 5V GND Takteingang des ersten -FF eite 11

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