Architektur paralleler Plattformen

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1 Architektur paralleler Plattformen Freie Universität Berlin Fachbereich Informatik Wintersemester 2012/2013 Proseminar Parallele Programmierung Mirco Semper, Marco Gester Datum:

2 Inhalt I. Überblick über die Prozessorentwicklung II. Parallelität innerhalb eines Prozessorkerns III. Klassifizierung von Parallelrechnern IV. Speicherorganisation V. Verbindungsnetzwerke

3 Architektur paralleler Plattformen I. ÜBERBLICK PROZESSORENTWICKLUNG

4 I. Überblick Prozessorentwicklung - Zu Beginn Steigerung der Leistung primär über Taktrate - Parallel dazu Verbesserung der Architektur und Steigerung der Transistorzahl Quelle:

5 I. Überblick Prozessorentwicklung - Ab 2005 Mehrkernprozessoren im privaten Bereich Quelle:

6 I. Überblick Prozessorentwicklung Paralellität auf Bitebene - Steigerung ab 1986 auf 32 bit, ab Mitte der 90er 64 bit Gründe: genauere Floating Point Operationen möglich größerer Ansprechbarer Adressraum

7 I. Überblick Prozessorentwicklung Parallelität durch Pipelining - Aufteilung der Verarbeitung einer Instruktion in verschiedene Teile Quelle: Parallele Programmierung Rauber, Rünger ISBN

8 I. Überblick Prozessorentwicklung Parallelität durch mehrere Funktionseinheiten - Es werden mehrere ALUs, FPUs und andere verbaut - Entwicklung sind Grenzen gesetzt, da hoher Scheduling Aufwand Quelle: Parallele Programmierung Rauber, Rünger ISBN

9 I. Überblick Prozessorentwicklung Parallelität auf Prozess und Threadebene - Echte Mehrkern Prozessoren Jeder Kern ist vollständige CPU und beinhaltet alle zuvor besprochenen Prinzipien

10 Architektur paralleler Plattformen II. PARALLELITÄT INNERHALB EINES PROZESSORKERNS

11 II. Parallelität innerhalb eines Prozessorkerns VLIW (very long instruction word) Prozessoren - statisches Scheduling - Programmablauf schon vom Compiler festgelegt - wichtigstes Beispiel: IA64 Archtektur in Itanium Serverprozessoren Quelle:

12 II. Parallelität innerhalb eines Prozessorkerns Superskalare Prozessoren - mehrere Instruktionen pro Zyklus - dynamisches Scheduling - Sicherstellung, dass Instruktionen in der richtigen Reihenfolge fertig werden

13 II. Parallelität innerhalb eines Prozessorkerns Quelle: Parallele Programmierung Rauber, Rünger ISBN

14 Architektur paralleler Plattformen KLASSIFIZIERUNG VON PARALLELRECHNERN

15 III. Klassifizierung von Parallelrechnern Allgemeine Definition: Ein Parallelrechner ist eine Ansammlung von Berechnungseinheiten (Prozessoren), die durch koordinierte Zusammenarbeit große Probleme schnell lösen können Eine Klassifizierung nach wichtigen Charakteristika: Flynsche Klassifizierung

16 III. Klassifizierung von Parallelrechnern SISD (single instruction single data) - klassischer von Neumann-Rechner Quelle: Parallele Programmierung Rauber, Rünger ISBN

17 III. Klassifizierung von Parallelrechnern MISD (multiple instruction single data) Quelle: Parallele Programmierung Rauber, Rünger ISBN

18 III. Klassifizierung von Parallelrechnern SIMD (single instruction multiple data) Quelle: Parallele Programmierung Rauber, Rünger ISBN

19 III. Klassifizierung von Parallelrechnern MIMD (multiple instruction multiple data) Quelle: Parallele Programmierung Rauber, Rünger ISBN

20 Architektur paralleler Plattformen IV. SPEICHERORGANISATION

21 IV. Speicherorganisation Speicherorganisation in Verteilten/Parallelen Systemen Quelle: blick.pdf

22 IV. Speicherorganisation Rechner mit physikalisch verteiltem Speicher(Multicomputersysteme) -DMM(Distributed Memory Machine) Knoten A Knoten B Prozessor Prozessor Speicher IO Speicher IO Verbindungsnetzwerk

23 IV. Speicherorganisation Kommunikation Knoten A Knoten B Prozessor Sendebefehl Prozessor Speicher IO Empfangsbefehl: Prozessor- Zugriff Speicherort Speicher IO

24 IV. Speicherorganisation Architektur verteilter Speicher -Kommunikation Punkt-zu-Punkt Verbindung -Puffer Quelle: Parallele Programmierung, s.22 Abb. 2.5b Autoren: T. Rauber & G.Rünger

25 IV. Speicherorganisation Architektur verteilter Speicher -DMA(Direct Memory Access) -Lange Kommunikationswege mithilfe von Software Quelle: Parallele Programmierung, s.22 Abb. 2.5c Autoren: T. Rauber & G.Rünger

26 IV. Speicherorganisation Architektur verteilter Speicher -verbesserte Kommunikationszeit -pro I/O Kanal maximal eine Nachricht -Pipelining der Nachrichten -Vermeidung von Deadlocks Quelle: Parallele Programmierung, s.22 Abb. 2.5e Autoren: T. Rauber & G.Rünger

27 IV. Speicherorganisation Vor-/Nachteile verteilter Speicher Vorteile: -Skalierbarkeit Nachteile: -Latenz -Kosteneffektivität -Lokalisierung der Daten -kein Cache Kohärenz Protokoll

28 IV. Speicherorganisation Vertreter Multicomputer -Cluster -Supercomputer -Verteilte Anwendungen übers Internet Quellen: Bild1: Bild2:

29 IV. Speicherorganisation Rechner mit physikalische gemeinsamem Speicher - Globaler/gemeinsamer Speicher - Load/Store Gemeinsamer Adressraum - Shared Variables Quelle: Parallele Programmierung, s.25 Abb. 2.6a und b Autoren: T. Rauber & G.Rünger

30 IV. Speicherorganisation Symmetrische Multiprozessoren (SMP) -Seit Symmetrisch -Zentraler Bus -CPU Hopping -virtual shared memory Quelle: Parallele Programmierung, s.28 Abb. 2.7a Autoren: T. Rauber & G.Rünger

31 IV. Speicherorganisation Symmetrische Multiprozessoren (SMP) - UMA (Uniform Memory Access) - NUMA(Non Uniform Memory Access) - CC NUMA (Cache Coherent NUMA)

32 IV. Speicherorganisation Vor-/Nachteile gemeinsamer Speicher Vorteile: -Einfache Programmierung -Kommunikation Nachteile: -Keine/schlechte Skalierbarkeit -Viele Cpu s sind schwierig zu Implementieren

33 IV. Speicherorganisation Reduktion von Speicherzugriffzeiten -Prozessorentwicklung -Speicherentwicklung Quelle:

34 IV. Speicherorganisation Caches -Zwischen Hauptspeicher und CPU -Probleme bei Parallelität -l1,l2 und l3 Caches

35 IV. Speicherorganisation Multithreading -Virtuelle Prozessoren -eigener PC und Registersatz pro virtuellem Kern -Kontextwechsel -Verzögerungszeit

36 IV. Speicherorganisation Fine Grained Threading -Threadwechsel bei jedem Zyklus -Nutzt nicht alle Resourcen Quelle:

37 IV. Speicherorganisation Coarse Grained Threading -Wechselt nur bei Verzögerung -Keine Verlangsamung des Threads Quelle:

38 IV. Speicherorganisation SMT/Hyperthreading - Lücken füllen -Alle Threads können alle Resourcen nutzen - Intel pentium 4 ht, i5-2400, i7 serie Quelle:

39 IV. Speicherorganisation Hyperthreading (Intel) -2 Logische Prozessoren -Weniger als 5% der gesamten Chipfläche -replicated Resources -partitioned Resources -shared Resources Quelle:

40 IV. Speicherorganisation Ablauf: 1.Beide logische Prozessoren sind IDLE 2.Thread 1 starten 3. Thread 2 starten 4.Beide Threads werden beendet bevor neue geladen werden

41 IV. Speicherorganisation Vor-/Nachteile Hyperthreading Vorteile: -Chipfläche Nachteile: -Programmierung -30% Leistungssteigerung -Verwaltungsaufwand der Kernel

42 Architektur paralleler Plattformen V. VERBINDUNGSNETZWERKE

43 V. Verbindungsnetzwerke -Kommunikation -Topologie -Statische Ver- bindungsnetzwerke -Dynamische Ver- bindungsnetzwerke -Routingtechnik Quelle:

44 V. Verbindungsnetzwerke Bewertungskriterien für statische Netzwerke -Durchmesser -Grad -Bisektionsbandbreite -Knoten- und Kantenkonnektivität -Einbettung in andere Netzwerke

45 V. Verbindungsnetzwerke Durchmesser

46 V. Verbindungsnetzwerke Durchmesser Beispiel δ= δ(u,v) = 4

47 V. Verbindungsnetzwerke Grad

48 V. Verbindungsnetzwerke Grad Beispiel: g(g)=4

49 V. Verbindungsnetzwerke Bisektionsbandbreite

50 V. Verbindungsnetzwerke Bisektionsbandbreite Beispiel B(G)= 4

51 V. Verbindungsnetzwerke Knotenkonnektivität

52 V. Verbindungsnetzwerke Knotenkonnektivität Beispiel nc(g)=2

53 V. Verbindungsnetzwerke Kantenkonnektivität

54 Kantenkonnektivität Beispiel

55 V. Verbindungsnetzwerke Anforderungen: -kleiner Durchmesser -geringer Grad -hohe Bisektionsbandbreite -hohe Konnektivität -Einbettung -Skalierbarkeit

56 V. Verbindungsnetzwerke Vollständiger Graph Grad: n-1 Durchmesser: 1 Kantenkonnektivität: n-1 Bisektionsbandbreite: (n/2)²s Quelle: Parallele Programmierung, s.38 Abb. 2.9a Autoren: T. Rauber & G.Rünger

57 V. Verbindungsnetzwerke Lineares Feld Grad: 2 Durchmesser: n-1 Kantenkonnektivität: 1 Bisektionsbandbreite: 1 Quelle: Parallele Programmierung, s.38 Abb. 2.9b Autoren: T. Rauber & G.Rünger

58 V. Verbindungsnetzwerke Ring Grad: 2 Durchmesser: Kantenkonnektivität: 2 Bisektionsbandbreite: 2 Quelle: Parallele Programmierung, s.38 Abb. 2.9c Autoren: T. Rauber & G.Rünger

59 V. Verbindungsnetzwerke d-dimensionaler Gitter Grad: Durchmesser: Kantenkonnektivität: Bisektionsbandbreite: 2d d Quelle: Parallele Programmierung, s.38 Abb. 2.9d Autoren: T. Rauber & G.Rünger

60 V. Verbindungsnetzwerke d-dimensionaler Torus Grad: Durchmesser: Kantenkonnektivität: Bisektionsbandbreite: 2d 2d Quelle: Parallele Programmierung, s.38 Abb. 2.9e Autoren: T. Rauber & G.Rünger

61 V. Verbindungsnetzwerke k-dimensionaler Hyperwürfel Grad: log n Durchmesser: log n Kantenkonnektivität: log n Bisektionsbandbreite: n/2 Hamming Distanz Quelle: Parallele Programmierung, s.38 Abb. 2.9f Autoren: T. Rauber & G.Rünger

62 V. Verbindungsnetzwerke k-dimensionales CCC-Netzwerk Grad: 3 Durchmesser: Kantenkonnektivität: 3 Bisektionsbandbreite: Quelle: Parallele Programmierung, s.38 Abb. 2.9ag Autoren: T. Rauber & G.Rünger

63 V. Verbindungsnetzwerke Vollständiger binärer Baum Grad: 3 Durchmesser: Kantenkonnektivität: 1 Bisektionsbandbreite: 1 Quelle: Parallele Programmierung, s.38 Abb. 2.9h Autoren: T. Rauber & G.Rünger

64 V. Verbindungsnetzwerke K-Computer -Platz 2 Top 500(10,51 pf) Cpu in 672 Schränken -Im November Schränke -Zeichnet sich besonders duch sein 6D Mesh/Torus Verbindungsnetzwerk aus Quelle:

65 V. Verbindungsnetzwerke K-Computer Video: Quelle:

66 V. Verbindungsnetzwerke Einbettung - Einbettung ist eine Abbildung der Knoten eines Verbindungsnetzwerkes auf die Knoten eines Zielnetzwerkes mit einer anderen Topologie - Ausdehnung (oder Streckungsgrad) ist ein Maß für die Güte der Einbettung Ausdehnung 1 = perfekt

67 V. Verbindungsnetzwerke Beispiel 1: Einbettung eines Rings in einen k-dimensionalen Würfel - Methode: Gespiegelter Gray-Code (RGC) rekursive Definition: Der k-bit Gray-Code wird aus dem (k-1)-bit Gray-Code RGC(k-1) = (b1,, bm) mit m= 2^k-1 konstruiert. Zur Konstruktion von RGC(k) wird RGC(k-1) dupliziert, vor jedes binäre Wort des Originals wird eine Null und vor jedes binäre Wort des Duplikats wird eine 1 gesetzt. Resultierende Folgen sind (0b1,, 0bm) und (1b1,, 1bm) RGC(k) resultiert durch Umkehrung der zweiten Folge und Konkatenation.

68 V. Verbindungsnetzwerke Beispiel 1: Einbettung eines Rings in einen k-dimensionalen Würfel

69 V. Verbindungsnetzwerke Beispiel 2: 2-dimensionales Gitter in k-dimensionales Würfel - Verallgemeinerung der vorherigen Einbettung - Bildung von zwei Gray-Codes - Damit Erstellung einer Matrix Quelle: Parallele Programmierung Rauber, Rünger ISBN

70 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke - Kompenenten sind an Eingangs-/Ausgansport des Netzwerkes angeschlossen - keine direkten Punkt zu Punkt Verbindungen - nach Bedarf werden von aktiven Komponenten Verbindungen hergestellt

71 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke Busnetzwerke - in jedem Computer zu finden - Bus besteht meistens aus sehr vielen Leitung um große Datenmengen zu transportieren - immer nur ein Datentransport gleichzeitig Quelle: Parallele Programmierung Rauber, Rünger ISBN

72 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke Crossbar-Netzwerke - Verbindungen durch Schalter - sehr aufwendig Quelle:

73 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke Mehrstufige Schaltnetzwerke - aufgebaut aus mehreren Schichten aus Schaltern - Ziel ist geringerer tatsächlicher Abstand zwischen Prozessoren als bei direkten Verbindungsnetzwerken Quelle:Parallele Programmierung Rauber, Rünger ISBN

74 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke 16x16 Omega Netzwerk 16x16 Butterfly Netzwerk Quelle: Parallele Programmierung Rauber, Rünger ISBN

75 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke IBM RP3 Quelle:

76 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke 16x16 Baseline Fattree für 16 Prozessoren Quelle: Parallele Programmierung Rauber, Rünger ISBN

77 V. Verbindungsnetzwerke Dynamische Verbindungsnetzwerke 3 dimensionales Benes-Netzwerk Quelle: Parallele Programmierung Rauber, Rünger ISBN

78 Vielen Dank!

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