Thema 4. Prozessoren

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Marie Maier
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1 Thema 4 Prozessoren

2 Wo sind wir? Rechenwerk Steuerwerk CPU Speicherwerk Ein- und Ausgabekanal Befehle Daten Adressen Datenbus Adressbus Steuerbus }Sammelleitungen

3 Abgrenzung Mikroprozessor Im wesentlichen Intergration von Rechenwerk und Steuerwerk auf einem Chip in allgemeinen Rechnersystemen (PC s, Server) verwendet Mikrocontroller Integration von weiteren Komponenten (Speicherwerk, E/A) mit auf dem Chip im Umfeld von Steuerungen verwendet SOC System on a Chip, Integration noch komplexerer Bestandteile eines vollständigen Rechners in einem Chip

weiteren Komponenten (Speicherwerk, E/A) mit auf dem Chip im Umfeld von Steuerungen verwendet

4 pre Microprocessor DEC PDP-11 Zentraleinheit 19 Einschub IBM/360 Zentraleinheit Schrank

5 1971

6 ISA Ebene Level 5 Problem-oriented language level Translation (compiler) Level 4 Level 3 Level 2 Assembly language level Translation (assembler) Operating system machine level Partial interpretation (operating system) Instruction set architecture level Interpretation (microprogram) or direct execution Programmierebene eines Prozessors Maschinencode Nutzbar meist erst auf Ebene 3 (mit Betriebssystem) Level 1 Microarchitecture level Hardware Level 0 Digital logic level

set architecture level Interpretation (microprogram) or direct execution Programmierebene eines Prozessors

7 Assembler-Ebene Beispiele (4+3) (C-Compiler cc -S) movl movl movl addl movl....comm.comm.comm $4, a $3, b b, %eax a, %eax %eax, c a,4,4 b,4,4 c,4,4 ldr r2,.l3 mov r3, #4 str r3, [r2, #0] ldr r2,.l3+4 mov r3, #3 str r3, [r2, #0] ldr r3,.l3 ldr r2, [r3, #0] ldr r3,.l3+4 ldr r3, [r3, #0] add r2, r2, r3 ldr r3,.l3+8 str r2, [r3, #0]....L3:.word a.word b.word c....comm a,4,4.comm b,4,4.comm c,4,4 IA32 (quark x1000, CISC) ARM (BCM2708, RISC)

l3 mov r3, #4 str r3, [r2, #0] ldr r2,.l3+4 mov r3, #3 str r3, [r2, #0] ldr r3,.l3 ldr r2, [r3, #0] ldr r3,.

8 ...ein bisschen Geschichte der Mikroprozessoren...der Anfang, 1971 intel Bit µp, 108 khz, 2300 Transistoren 1976 Zilog Z80, der bessere intel Bit, 4,77 MHz, Transistoren 2.0 micron 1985 intel Bit, 12MHz, Transistoren, 0.8 micron SUN-SPARC (RISC CPU) 1. ARM Serien-CPU 1995 UltraSparc 64 Bit CPU 2003 AMD Hammer ( schonende 64Bit Architektur ) 130 nm 2005 UltraSparc IV+ (dual Core) 90 nm 2013 intel Core i5 /i7 Prozessoren 22 nm 2014 intel Core M Prozessoren 14 nm (AMD derzeit 28nm)

29000 Transistoren 2.0 micron 1985 intel 80386 32Bit, 12MHz, 275000 Transistoren, 0.8 micron 1987 1. SUN-SPARC (RISC CPU) 1.

9 Herstellungstechnologie Schritte Bei GLOBALFOUNDRIES Dresden Thin Films Litho Diffusion/Implantation/RTA Ätzen/Etch Chemisch-Mechanisches Polieren und Cu-Galvanik (CMP/Cu) 1. Planarisieren 2. Strukturieren von Metallbahnen und -verbindungen (Damascene): C4 (Controlled Collapsed Chip Connection) CFM (Contamination Free Manufacturing) Qualitätssicherung und -kontrolle

Polieren und Cu-Galvanik (CMP/Cu) 1. Planarisieren 2.

10 intel 4004 (1971)

11 8086 Chip (ISA: 92 Befehle) GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 20 intel Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD RQ/GT0 RQ/GT1 LOCK S2 S1 S0 QS0 QS1 TEST READY RESET einige Signale AD0-AD15 A16-A19 CLK INTR NMI RD RESET multiplex Adress-/ Datenbussignal Adressbussignal Taktsignal Interrupteingang nichtmaskierbarer Interrupteingang Lesen/Schreiben Prozessor-Reset

QS0 QS1 TEST READY RESET einige Signale AD0-AD15 A16-A19 CLK INTR NMI RD RESET multiplex Adress-/

12 wir unterscheiden (intel, AMD) Desktop-Prozessoren Core i FX, A Server-Prozessoren XEON OPTERON Mobile Prozessoren Core i (auch Pentium, Celeron), Atom, Core M A, C, E, T, Z

13 Prozessormerkmale Taktfrequenz Adress- / Datenbusbreite Anzahl der Kerne und Threads Multicore und Hyperthreading einige Architekturmerkmale RISC oder CISC Harvard-Architektur Befehlspipelining Superskalar-Architektur Branch Prediction und spekulative Befehlsausführung interne Caches

Architekturmerkmale RISC oder CISC Harvard-Architektur

14 RISC- und CISC-Prozessoren Reduced Instruction Set Computer Prozessor mit einem kleinen Befehlssatz, der durch harte Verdrahtung realisiert wird meist nur LOAD/STORE Befehle für Speicherzugriff MIPS, [Ultra]SPARC, PowerPC, DEC Alpha, ARM Complex Instruction Set Computer Prozessor mit umfangreichem Befehlssatz, der meist durch Mikroprogammsteuerung realisiert wird alle x86-prozessoren (ab PPro interne RISC Eigenschaften) alle 68k-Prozessoren Z80, Z8000 Mainframe /360,... /z MIPS Microprocessor without Interlocked Pipeline Stages SPARC Scalable Processor ARChitecture

mit umfangreichem Befehlssatz, der meist durch Mikroprogammsteuerung realisiert wird alle x86-prozessoren (ab PPro interne RISC Eigenschaften)

15 Harvard-Architektur getrennte Ausführung von Befehls- und Datenspeicher -> dadurch ist ein paralleler Zugriff über getrennte Pfade möglich bei modernen Prozessoren meist über interne Caches realisiert

16 Befehlspipelining (Prinzip) x ab Pentium intern genutzt Quelle: Wikipedia A: Fetch B: Decode C: Execute D: WriteBack

17 Superscalar-Architektur mehrere Befehls-Pipelines, welche gleichzeitig Befehle abarbeiten können Hinweis: das Programm (Maschinencode) muß dieses auch ermöglichen! Beispiele: Pentium (CISC) 2 x int,1 x fp PowerPC(RISC) u.a. 3 x int

Programm (Maschinencode) muß dieses auch ermöglichen!

18 Branch Prediction dynamische Verzweigungsvorhersage es werden in einem speziellen Cache Informationen über in der Vergangenheit ausgeführte Sprünge verzeichnet bei der Abarbeitung werden auf Grund dessen schon die wahrscheinlich nächsten Befehle nach dem Sprungbefehl in die Pipeline eingelesen

Sprünge verzeichnet bei der Abarbeitung werden auf Grund dessen schon die

19 interne Caches (On Chip) Zwiespalt zwischen schnellen CPU s und dem langsamen Hauptspeicher beim Einlesen von Befehlen... Cache-Technologien werden im Thema Speicherhierarchie betrachtet

20 weitere Architekturmerkmale Single Instruction Multiple Data -> SIMD Very Long Instruction Word -> VLIW Explicity Parallel Instruction Computing -> EPIC Itanium Hardware-Unterstützung für Virtualisierung Intel Vanderpool AMD Pacifica

Parallel Instruction Computing -> EPIC Itanium

21 Der Weg zu RISC erste Projekte 1965: Seymour Cray (CDC) CDC : John Cocke et al. (IBM) IBM 801 (nie produziert) 198x: David Patterson et al. (Uni Berkeley) RISC I und RISC II John Hennessey et al. (Uni Stanford) MIPS

22 Semantische Lücke HLL HLL HLL Sem. Lücke ISA Compiler Microcode ISA Compiler ISA CPU CPU CPU CISC RISC

24 Berkeley RISC I und RISC II 1982 RISC I Transistoren 32 Instruktionen 1983 RISC II Transistoren 39 Instruktionen feste 32 Bit Instruktionslänge 138 Register (32 sichtbar im Registerfenster) 3 Pipelinestufen

25 Stanford MIPS (ab 1981) 55 Instruktionen feste 32 Bit Instruktionslänge 32 Register 5 Pipelinestufen

26 Kommerzielle RISC Architekturen SPARC SPARC (Scalable Processor ARChitecture) aus Berkeley RISC I,II hervorgegangen Prozessoren der SUN-Computer Konkrete Architekturen: V7 (32 Bit) keine Multiplikations- und Divisionsbefehle V8 (32 Bit) V9 (64 Bit) UltraSPARC IV+ bis 1,8 GHz UltraSPARC T4, angekündigt T5

27 UltraSparc T5 16 Cores mit FPU, 16 Crypto Accelerators, 8 Threads je Core 3.6 GHz Taktfrequenz 16kB L1 Data,16kB L1 Instruction Cache je Core, 128 kb L2 Cache je Core, 6x 1MB L3 Cache 0,028 µm Prozess

28 Kommerzielle RISC Architekturen ARM ARM (Acorn RISC Machine) von Berkeley RISC inspiriert, ARM derzeit der meist eingesetzte Prozessor in Mobiltelefonen, Routern, Steuerungssystemen... Beispiel-Architekturen: ARM9 LEGO Mindstorms EV3 ARM11 Raspberry PI ARM926EJ-S

29 Allgemeine RISC Merkmale reduzierter Befehlssatz, einfache Adressmodi Befehle durch Hardware realisiert wenige oder nur ein! Maschinenzyklus feste Instruktionslänge (oft 32 Bit) -> Problem mit load immediate Befehle haben oft 3 Operanden befehl ziel,quelle1,quelle2 Load/Store Architektur -> große Registerfiles Pipelining ->Pipeline-Hazards

30 Ist CISC tot? Nein, da Kompatibilität beachtlicher Umfang vorhandener Software x86, Mainframe Lösung: Hybride Architekturen wie moderne IA32, AMD64 CISC-ISA Befehle werden in 1-4 MicroOps übersetzt und fest verdrahtet bzw. bei höherer Komplexität mikrocodiert ausgeführt. intern finden wir bei diesen Prozessoren einen RISC-Kern mit allen genannten Eigenschaften

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